JPS59188145A - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JPS59188145A JPS59188145A JP6087283A JP6087283A JPS59188145A JP S59188145 A JPS59188145 A JP S59188145A JP 6087283 A JP6087283 A JP 6087283A JP 6087283 A JP6087283 A JP 6087283A JP S59188145 A JPS59188145 A JP S59188145A
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- JP
- Japan
- Prior art keywords
- wiring
- wiring layer
- layer
- slits
- semiconductor device
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（技術分野）
この発明は、容易に配線層間の良好な絶縁を得ることが
でき、多層配線形成領域の絶縁膜の厚さｔ−博くするこ
とができる半導体装置に関する。
でき、多層配線形成領域の絶縁膜の厚さｔ−博くするこ
とができる半導体装置に関する。
（従来技術）
従来の多層配線構造の半導体装置は、第１の配線層上に
絶縁層を介して第２の配線層が形成されており、第１お
第２の配線層の重なる領域を有している。
絶縁層を介して第２の配線層が形成されており、第１お
第２の配線層の重なる領域を有している。
し１こがって、第１の配線層の形成後、熱処理を含む工
程で処理を行なうと、第１の配線層上に、第１の配線層
材料の突起（以下、ヒロックと君う）が発生および成長
し、絶縁層を突き破り、この領域において、第１と第２
の配＋＆１層間の短絡の発生（以下、層間ショートと言
う）をひきおこｆ場合がある。この現象は第１図に示す
ように、２．１の配線層に太い配線を使うと頻度が多い
ことがゎ力・・つた。
程で処理を行なうと、第１の配線層上に、第１の配線層
材料の突起（以下、ヒロックと君う）が発生および成長
し、絶縁層を突き破り、この領域において、第１と第２
の配＋＆１層間の短絡の発生（以下、層間ショートと言
う）をひきおこｆ場合がある。この現象は第１図に示す
ように、２．１の配線層に太い配線を使うと頻度が多い
ことがゎ力・・つた。
また、第２図および第３図に示すように、８μｍ以下の
細い配線は太い配線と比べてヒロックの発生および成長
がきわめて少なく、ヒロックの発生および成長は、配線
幅ＶＣよる形状効果を有していることがあきらかとなっ
た。
細い配線は太い配線と比べてヒロックの発生および成長
がきわめて少なく、ヒロックの発生および成長は、配線
幅ＶＣよる形状効果を有していることがあきらかとなっ
た。
したがって、通常２層配線を形成する場合は、太い配線
をなるべく第２の配線層で使用することにより、層間シ
ョートの発生をおさえているが、第１の配線層［ＧＮＤ
または電源の太い配線を必要とする場合がある。
をなるべく第２の配線層で使用することにより、層間シ
ョートの発生をおさえているが、第１の配線層［ＧＮＤ
または電源の太い配線を必要とする場合がある。
このような場合、たとえば２０μｍ幅の太い第１の配線
層上に絶縁層を介して第２の配線層をりロスオーバさせ
る場合、前記したように、層間ショートの発生頻度が高
いため、多層配線工程で歩留が低下するばかりでなく、
信頼性上大きな問題となっていた。
層上に絶縁層を介して第２の配線層をりロスオーバさせ
る場合、前記したように、層間ショートの発生頻度が高
いため、多層配線工程で歩留が低下するばかりでなく、
信頼性上大きな問題となっていた。
さらに、この層間ショートを防ぐためには、絶縁層の厚
さをこのヒロックが絶縁層を突き破らない厚き以上にす
る必要がある。このｆこめ絶縁層の形成に必要とする時
間が長くなるはかりでなく、記）線層のホトエツチング
が難かしぐなるという欠片があった。
さをこのヒロックが絶縁層を突き破らない厚き以上にす
る必要がある。このｆこめ絶縁層の形成に必要とする時
間が長くなるはかりでなく、記）線層のホトエツチング
が難かしぐなるという欠片があった。
才た、絶縁層に開孔部を設け、第１の配線層と」、２の
配ＩＶｉ１層とを良好に接続させる工程を行なう胡）合
に、第２の配線層の段切れを防ぐために、絶縁層をＪワ
くした量以上に、第２の配線層の厚さを厚くする必要が
ある−８そのため、第２の配線層の形Ｉｊｖ、ＶＣ必吸
な時間も長くなるおいう欠点もあった。
配ＩＶｉ１層とを良好に接続させる工程を行なう胡）合
に、第２の配線層の段切れを防ぐために、絶縁層をＪワ
くした量以上に、第２の配線層の厚さを厚くする必要が
ある−８そのため、第２の配線層の形Ｉｊｖ、ＶＣ必吸
な時間も長くなるおいう欠点もあった。
これは、２層配線以上の多層構造において、配線層訃よ
ぴ絶縁層の数が増える程、配線層形成領域の辱さが厚く
なり、集積回路の縮小をさ寸たげ、土セｌ処理時間も長
くなるという欠点にもなってい（発明の目的） この発明は、これらの欠点を除去するたＭ）になされた
もので、配線層形成後の熱処理を含む工程で発生する配
線層上の突起の密度および高さを減少させ、多層配線構
造の配線層間の短絡を抑制することのできる半導体装置
を提供することを目的とする。
ぴ絶縁層の数が増える程、配線層形成領域の辱さが厚く
なり、集積回路の縮小をさ寸たげ、土セｌ処理時間も長
くなるという欠点にもなってい（発明の目的） この発明は、これらの欠点を除去するたＭ）になされた
もので、配線層形成後の熱処理を含む工程で発生する配
線層上の突起の密度および高さを減少させ、多層配線構
造の配線層間の短絡を抑制することのできる半導体装置
を提供することを目的とする。
（発明の構成）
この発明の半導体装置は、多層配線構造の半導体装置に
おいて、第１の配線層と第２の配線層がクロ゛スする部
分の第１の配線層にスリットを設けるようにしたもので
ある。
おいて、第１の配線層と第２の配線層がクロ゛スする部
分の第１の配線層にスリットを設けるようにしたもので
ある。
（実施例）
以丁、この発明の半導体装置の実施例について図面に基
づき説明する。第４図（ａ）ないし第４図（Ｃ）はその
一実施例の工程を説明するための平面図であり、第５図
（ａ）〜第５図（ｃ）はそれぞれ第４図（ａ）〜第４図
（ｃ）のＡ−Ａ’線部分の断面図である。
づき説明する。第４図（ａ）ないし第４図（Ｃ）はその
一実施例の工程を説明するための平面図であり、第５図
（ａ）〜第５図（ｃ）はそれぞれ第４図（ａ）〜第４図
（ｃ）のＡ−Ａ’線部分の断面図である。
筐ず、第４図（ａ）および第５図（ａ）に示すように、
半ｊＮ体基％１上に、２つのスリット２を有する第１の
配線層３を形成する。
半ｊＮ体基％１上に、２つのスリット２を有する第１の
配線層３を形成する。
次に、第４図（ｂ）および第５図（ｂ）に示すように、
牛専体基枦１上に絶縁ｒ＠４を形成する。
牛専体基枦１上に絶縁ｒ＠４を形成する。
次ン（、第４図（ｃ）および第５図（ｃ）Ｋ示すように
、゛１′導体基板１上にζ第１の配線層のスリット２に
１４１なるように、第１の配＋ｖｉ１層に直角方向に第
２の配線Ｊ※５を形成する１゜ 以上説明したように、第１の実施例ではスリット２ヲ一
般けた第１の配線層３を形成しているため、第′１の配
＆！層３のスリット２を設けた領域では、部分的に分割
された配線層の束となっており、第１の配線層３の形成
後の熱処理を含む工程（シンクなと）で発生、成長する
ヒロックの密度および高さが、スリット２の設けられて
いない第１の配＃Ｉ！層に化べ小さくなる（第２図、第
３図）ため、配＋＆！層間の短絡を抑えることができる
（第１図１）利点があり、また、ヒロックの小さくなる
分だけ、絶縁層の厚さを薄くすることができる利点があ
る。
、゛１′導体基板１上にζ第１の配線層のスリット２に
１４１なるように、第１の配＋ｖｉ１層に直角方向に第
２の配線Ｊ※５を形成する１゜ 以上説明したように、第１の実施例ではスリット２ヲ一
般けた第１の配線層３を形成しているため、第′１の配
＆！層３のスリット２を設けた領域では、部分的に分割
された配線層の束となっており、第１の配線層３の形成
後の熱処理を含む工程（シンクなと）で発生、成長する
ヒロックの密度および高さが、スリット２の設けられて
いない第１の配＃Ｉ！層に化べ小さくなる（第２図、第
３図）ため、配＋＆！層間の短絡を抑えることができる
（第１図１）利点があり、また、ヒロックの小さくなる
分だけ、絶縁層の厚さを薄くすることができる利点があ
る。
さらに、スリット２は第１と第２の配線層３゜５のクロ
スする部分にのみ設けるため、あらかじめ、スリット部
の第１の配線層３の金言１をスリット２の部分以外の配
Ｉｖｉ！幅と同じにすることにより、電流容量の低下を
防ぐことができる。
スする部分にのみ設けるため、あらかじめ、スリット部
の第１の配線層３の金言１をスリット２の部分以外の配
Ｉｖｉ！幅と同じにすることにより、電流容量の低下を
防ぐことができる。
加えて、第１の配線層３ Ｖｃ＝、スリット２を設ける
場合、第１の配線Ｎ３を形成するためのホトマスクを変
更するのみでよく、これは、ＣＡＤ技術により、簡単に
行なうことができる。
場合、第１の配線Ｎ３を形成するためのホトマスクを変
更するのみでよく、これは、ＣＡＤ技術により、簡単に
行なうことができる。
なお、スリット２は２つに限定されない。スリット２は
１丑たけ３以上でもよい。
１丑たけ３以上でもよい。
（発明の効果）
以上のように、この発明の半導体装置によれば、第１の
配線層の幅が細いものほどヒロックの発生が少ないこと
に着目して、スリットを有する太い第１の配線層に第２
の配線層が絶縁層を介して横切るように形成する場合に
、第１の配線層と第２の配線層がクロスする部分のみに
スリットを設けるようにしたので、卯、１の配線層のス
リットを設けた領域でのヒロックの発生および拡大を抑
制する効果をもつ利点がある。これにともない、パッン
ベーノヨン膜泊下に形成される配線層に利用するト、ハ
ツシペーション膜の厚さも薄くすることかできる。
配線層の幅が細いものほどヒロックの発生が少ないこと
に着目して、スリットを有する太い第１の配線層に第２
の配線層が絶縁層を介して横切るように形成する場合に
、第１の配線層と第２の配線層がクロスする部分のみに
スリットを設けるようにしたので、卯、１の配線層のス
リットを設けた領域でのヒロックの発生および拡大を抑
制する効果をもつ利点がある。これにともない、パッン
ベーノヨン膜泊下に形成される配線層に利用するト、ハ
ツシペーション膜の厚さも薄くすることかできる。
第１図は多層配線構造の半導体装置の第１の配線層幅と
層間ショート発生率との関係を示す図、第２図は同上第
１の配線層幅とヒロック密度との関係を示す図、第３図
は同上第１の配線層幅とヒｒ７ツクの高さとの関係を示
す図、第４図（ａ）ないしｆｆ、 ４図（ｃ）はそれぞ
れこの基刈の半導体装置の一実Ｍ１１例の１程を説明す
るための平面図、第５図Ｆ＆）ないし第５図（Ｃ）はそ
れぞれ第４図（ａ）ないし第４図（Ｃ）におけるＡ
Ａ’線の断面図である。 １・・・半漕体基板、２・・・スリット、３・・・第１
の配線層、４・・・絶縁層、５・・・第２の配線層。 重訂出願人 沖電気工業株式会社
層間ショート発生率との関係を示す図、第２図は同上第
１の配線層幅とヒロック密度との関係を示す図、第３図
は同上第１の配線層幅とヒｒ７ツクの高さとの関係を示
す図、第４図（ａ）ないしｆｆ、 ４図（ｃ）はそれぞ
れこの基刈の半導体装置の一実Ｍ１１例の１程を説明す
るための平面図、第５図Ｆ＆）ないし第５図（Ｃ）はそ
れぞれ第４図（ａ）ないし第４図（Ｃ）におけるＡ
Ａ’線の断面図である。 １・・・半漕体基板、２・・・スリット、３・・・第１
の配線層、４・・・絶縁層、５・・・第２の配線層。 重訂出願人 沖電気工業株式会社
Claims (1)
- 半導体基板上に２層以上の配線層を有する多層配線構造
の半導体装置において、第１の配線層と第２の配線層が
クロスする部分の第１の配線層は１丑たは２以上のスリ
ットを有することを特徴お４−る半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6087283A JPS59188145A (ja) | 1983-04-08 | 1983-04-08 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6087283A JPS59188145A (ja) | 1983-04-08 | 1983-04-08 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS59188145A true JPS59188145A (ja) | 1984-10-25 |
Family
ID=13154901
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6087283A Pending JPS59188145A (ja) | 1983-04-08 | 1983-04-08 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59188145A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61113262A (ja) * | 1984-11-08 | 1986-05-31 | Matsushita Electronics Corp | 集積回路装置 |
| JPS61252647A (ja) * | 1985-05-01 | 1986-11-10 | Toshiba Corp | 半導体集積回路 |
| JPS63161642A (ja) * | 1986-12-25 | 1988-07-05 | Toshiba Corp | 半導体装置 |
| US5314845A (en) * | 1989-09-28 | 1994-05-24 | Applied Materials, Inc. | Two step process for forming void-free oxide layer over stepped surface of semiconductor wafer |
| US5354387A (en) * | 1989-09-28 | 1994-10-11 | Applied Materials, Inc. | Boron phosphorus silicate glass composite layer on semiconductor wafer |
-
1983
- 1983-04-08 JP JP6087283A patent/JPS59188145A/ja active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61113262A (ja) * | 1984-11-08 | 1986-05-31 | Matsushita Electronics Corp | 集積回路装置 |
| JPS61252647A (ja) * | 1985-05-01 | 1986-11-10 | Toshiba Corp | 半導体集積回路 |
| JPS63161642A (ja) * | 1986-12-25 | 1988-07-05 | Toshiba Corp | 半導体装置 |
| US5314845A (en) * | 1989-09-28 | 1994-05-24 | Applied Materials, Inc. | Two step process for forming void-free oxide layer over stepped surface of semiconductor wafer |
| US5354387A (en) * | 1989-09-28 | 1994-10-11 | Applied Materials, Inc. | Boron phosphorus silicate glass composite layer on semiconductor wafer |
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