JPH07169842A - 多層配線半導体装置 - Google Patents

多層配線半導体装置

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JPH07169842A JP5342848A JP34284893A JPH07169842A JP H07169842 A JPH07169842 A JP H07169842A JP 5342848 A JP5342848 A JP 5342848A JP 34284893 A JP34284893 A JP 34284893A JP H07169842 A JPH07169842 A JP H07169842A
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Abstract

(57)【要約】 【目的】 多層配線半導体装置における配線遅延の増大
を防止する一方で高集積化を可能とし、かつ配線の自動
配線設計を可能にする。 【構成】 ５層以上の多層配線層のうち、第１層から第
３層の各配線層の配線ピッチを２μｍ未満とし、それよ
りも上層の各配線層の配線ピッチを２μｍ以上で３μｍ
以下とする。配線幅の微細化を可能とし、半導体装置の
高集積化を実現する一方で、配線幅を大きくして配線遅
延を防止し、半導体装置の高速動作を可能とする。ま
た、第１層から第３層の各配線層の配線ピッチを同一と
し、かつ第４層以上の各配線層の配線ピッチを同一とす
ることで、自動配線設計を可能とする。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は多層配線半導体装置に関
し、特に５層以上の配線層を有する半導体装置に関す
る。
【０００２】
【従来の技術】半導体装置集積回路の素子の微細化が進
展されるのに伴ないＭＯＳＦＥＴのオン抵抗が減少して
ゲート回路自体の動作速度は向上するが、ゲート回路間
を相互接続する配線も細幅化されてきているため、ＣＲ
時定数に起因する配線遅延が素子の微細化とともに増大
している。これは配線が微細になるにつれて、単位長さ
当たりの配線抵抗が増大する上に、微細化とともに集積
回路に搭載されるゲート回路数が増大し、これらを接続
する相互配線のレイアウトが複雑となって配線長を短縮
することが困難になってきたことによる。
【０００３】例えば、米国特許５０６００４５号に開示
されているように、素子を接続する複数の配線層の配線
ピッチが同一である多層配線半導体装置においては、図
６に示すように、配線の微細化が進み、配線ピッチが小
さくなるにつれて配線遅延は増大し、特に長い配線長の
場合には配線遅延の増大が急激であり、ゲート回路自体
の遅延を配線遅延が大幅に上まわる状況となる。一方、
多層配線半導体装置においては、配線ピッチが１μｍ程
度より小さくなると、微細化、高集積化に逆比例して装
置の動作速度が低下するという不都合が生じる。
【０００４】このような従来の多層配線半導体装置の問
題点を改良するものとして、第１に、特開昭６０−３４
０３９号公報では、多層配線を構成する第ｎ層の配線ピ
ッチを第（ｎ−２）層の配線ピッチの２倍とするという
構造が提案されている。この構造は、図７に示すよう
に、最下層の第１層配線３０１は配線ピッチａでＸ方向
に配置され、その上層の第２層配線３０２は配線ピッチ
ｂで第１層配線３０１とは直交するＹ方向に配置され、
その上層の第３層配線３０３は配線ピッチが第１層配線
３０１の２倍の２ａでＸ方向に配置され、その上層の第
４層配線３０４は第２層配線３０２の２倍の２ｂの配線
ピッチでＹ方向に配置される。この多層配線半導体装置
においては、長い配線では配線ピッチが大きいために配
線幅を大きくでき、抵抗の小さい第３層配線３０３及び
第４層配線３０４を優先的に使用することにより、長い
配線の配線遅延を低減することができる。
【０００５】さらに第２の改良構造として特開昭６３−
１３２４４８号公報では、配線に要求される遅延に応じ
て配線幅を自動的に変える構造が提案されている。或い
は、第３の改良構造として特願平１−４３８００号で
は、マクロセル間の配線ピッチを２．５μｍ以上とする
という構造が提案されている。この後者の構造を図８に
示す。図８において、ゲート回路を含むセル（又はマク
ロセル）Ｓ１１と別のセルＳ１２の距離が小さい場合に
は細い配線幅でかつ小さい配線ピッチの配線４０１を用
いて結線し、セルＳ１１と別のセルＳ１２の距離が遠い
場合は太い幅の配線４０２を用いて配線する。
【０００６】
【発明が解決しようとする課題】しかしながら、第１の
改良構造においては、第３層配線３０３、第４層配線３
０４の配線ピッチが大きいため配線本数が制限され、微
細化に伴う集積度の向上には追随できないという問題が
あった。また、第２および第３の各改良構造では、いず
れも配線に要求される特性により配線ピッチを変える必
要があるため、配線格子の規則性が乱されることにな
り、ゲートアレイやスタンダードセルのような規則的な
配線格子を前提としている集積回路においては、ゲート
回路セル間の配線用ＣＡＤのアルゴリズムがきわめて複
雑となり、配線密度の確保と配線に要するコンピュータ
の計算時間の両立が困難であるという問題があった。本
発明の目的は、配線遅延の増大を防止する一方で高集積
化を可能とし、かつ配線の自動配線設計を可能にした多
層配線半導体装置を提供することにある。
【０００７】
【課題を解決するための手段】本発明は、５層以上の多
層配線層のうち、第１層から第３層の各配線層の配線ピ
ッチを２μｍ未満とし、それよりも上層の各配線層の配
線ピッチを２μｍ以上で３μｍ以下とする。ここで、第
１層から第３層の各配線層の配線ピッチを同一とし、か
つ第４層以上の各配線層の配線ピッチが同一とする。例
えば、第１層から第３層の各配線層の配線ピッチをＭＯ
ＳＦＥＴの最小ゲート長の４．５倍以上で５．５倍以下
の同一ピッチとする。
【０００８】
【作用】第１層から第３層の各配線層は一般に短い配線
として構成されるため、その配線ピッチを２μｍ未満と
することで、配線幅の微細化を可能とし、半導体装置の
高集積化を実現する。また、第４層以上の各配線層は比
較的に長い配線として構成されるため、その配線ピッチ
を２μｍから３μｍの間とすることで、配線幅を大きく
し、配線遅延を防止し、半導体装置の高速動作を可能と
する。
【０００９】
【実施例】次に、本発明について図面を参照して説明す
る。図１は本発明の一実施例の半導体装置１００の平面
図であり、図示の横方向（Ｘ方向）に延在される多数の
スタンダードセル列１０６が図示の縦方向（Ｙ方向）に
配列され、かつ半導体装置（チップ）１００の周辺部に
は入出力バッファ１０７とボンディングパッド１０８が
配列されている。そして、前記スタンダードセル列１０
６の間に、スタンダードセル列に対して平行に設けられ
た配線チャネル領域の第１層間絶縁膜上に第１層配線１
０１が配置され、第２層間絶縁膜を介してこれと直交す
る方向に第２層配線１０２が配置され、第３層間絶縁膜
を介して第１層配線と同方向に第３層配線１０３が配置
されている。更に、第４層間絶縁膜を介して第４層配線
１０４が第２層配線１０２と同方向に配置され、第５層
間絶縁膜を介して第５層配線１０５が第１層配線１０１
及び第３層配線１０３と同方向に形成されている。な
お、この実施例では第１層ないし第５層の各配線はアル
ミニウムまたはアルミニウム合金で形成されているもの
とする。
【００１０】また、図２（ａ）にスタンダードセル列１
０６と平行なＸ方向の断面を示し、図２（ｂ）にスタン
ダードセル列１０６と直交するＹ方向の断面を示すよう
に、半導体装置１００のシリコン基板１１１の表面には
ゲート絶縁膜１１２を介してポリシリコン等のゲート電
極１１３が形成され、かつ不純物が拡散されてソース・
ドレイン領域１１４が形成され、これらでＭＯＳＦＥＴ
が構成されている。このＭＯＳＦＥＴは図１のスタンダ
ードセル列１０６に含まれ、ゲート回路を構成する。
【００１１】そして、このＭＯＳＦＥＴを覆うように、
第１層間絶縁膜１１５が形成され、この第１層間絶縁膜
１１５に設けられた第１接続孔１１６により第１層配線
１０１がソース・ドレイン領域１１４等に接続される。
また、第２層配線１０２は第２層間絶縁膜１１７に設け
られた第２接続孔１１８により第１層配線１０１と接続
される。同様に、第３層配線１０３は第３層間絶縁膜１
１９に設けられた第３接続孔１２０により第２層配線１
０２と接続される。以下、同様に第４層配線１０４、第
５層配線１０５はそれぞれ第４層間絶縁膜１２１に設け
られた第４接続孔１２２、第５層間絶縁膜１２３に設け
られた第５接続孔１２４によりそれぞれ第３層配線１０
３、第４層配線１０４に接続される。１２５は保護膜で
ある。
【００１２】ここで、第１層配線１０１、第２層配線１
０２、第３層配線１０３はそれぞれ２μｍ未満の同一の
配線ピッチで配置されている。一方、第４層配線１０４
と第５層配線１０５とはそれぞれ同一の配線ピッチで配
置されており、その配線ピッチは２μｍ以上で３μｍ以
下のいずれかの値に設定されている。このように、本実
施例では、第１層配線１０１、第２層配線１０２及び第
３層配線１０３を２μｍ未満の配線ピッチとする一方で
第４層配線１０４及び第５層配線１０５を２μｍ以上で
３μｍ以下の配線ピッチとすることにより、配線遅延の
発生を防止し、かつ集積密度の高い多層配線半導体装置
が得られることになる。その理由を次に説明する。
【００１３】図３は、配線長が長い場合の配線ピッチと
配線遅延の関係、および配線ピッチと配線格子面積との
関係を図示したものである。配線遅延は配線ピッチの減
少に伴い増大するが、その増大は配線長が長いほど著し
く、特に配線ピッチ２μｍ以下では急激な増大を示す。
したがって、配線長が長い配線には配線抵抗を小さくす
るために配線幅を１μｍ程度以上とれる配線ピッチが２
μｍ以上の配線を用いることが必要である。しかしなが
ら、配線ピッチが大きい配線は個々の配線格子が占有す
る面積が大きくなり、配線密度が低下することも同図に
より明らかであり、配線ピッチが２μｍ以上で３μｍ以
下の領域が配線遅延の発生を防止し、また集積密度の低
下も生じない領域であることが分かる。
【００１４】このことから、比較的に長い配線となる第
４層配線１０４および第５層配線１０５を配線ピッチが
２μｍ以上で３μｍ以下の配線として構成することによ
り、配線密度の低下を最小限におさえつつ配線遅延の低
減を図ることができる。一方、比較的に短い配線となる
第１層配線１０１、第２層配線１０２、第３層配線１０
３は配線遅延の影響が受け難いため、微細な配線ピッチ
を用いることができ、半導体装置全体としての高い集積
度を実現することができる。
【００１５】例えば、図４に示す本発明の多層配線半導
体装置におけるセル間結線の例を用いて説明する。図４
（ａ）はゲート回路セルＳ１，Ｓ２が近距離に配置され
ている場合で、ゲート回路セルＳ１，Ｓ２の入力端子，
出力端子が第２層配線１０２の一部で構成されているの
で、第２層配線１０２と第１層配線１０１が結線されて
いる。図４（ｂ）も同様にゲート回路セルＳ１とゲート
回路セルＳ２が比較的近傍に配置されている場合で、ゲ
ート回路セルＳ１の出力端子から第２層配線１０２，第
３層配線１０３，再び第２層配線１０２でゲート回路セ
ルＳ３上を通過し、さらに第３層配線１０３，第２層配
線１０２によりゲート回路セルＳ２の入力端子に接続し
ている。このように近い距離で配置されたゲート回路セ
ル同志の結線は配線長が短いために配線遅延が小さいの
で微細な配線ピッチの第１，２，３層配線を用いて集積
度を向上させる。
【００１６】これに対して遠く離れて位置するゲート回
路セル間を結線する場合は図４（ｃ）に示すように、ゲ
ート回路セルＳ１の出力端子から第２層配線１０２で取
り出された配線は第３層配線１０３を経て大きな配線ピ
ッチをもち、配線遅延の小さい第４層配線１０４及び第
５層配線１０５でゲート回路セルＳ２の近傍まで配線
し、第３層配線１０３を経て第２層配線１０２でゲート
回路セルＳ２の入力端子に接続される。このように、微
細配線ピッチの下層３層の配線と配線遅延の小さい上層
２層の配線を利用して配線することにより、高集積でか
つ配線遅延の小さい多層配線半導体装置を実現すること
ができる。
【００１７】ところで、第２層配線の配線ピッチの決定
法については、「ＣＭＯＳＶＬＳＩ設計の原理（丸善株
式会社）」の８８ページに記載されているように、ゲー
ト長の４倍の配線ピッチとすることが行われている。即
ち、図５（ａ）はゲート回路セルの平面図であり、第２
層配線の入力端子の中心線と出力端子の中心線の間隔
は、ゲート長（ゲート電極２０１の幅）Ｘの４倍とする
ことが記載されている。しかしながら、ゲート長Ｘが
０．３μｍ以下の超微細なＭＯＳＦＥＴを用いる場合に
ついて、製造面，特性面から綿密な検討を行った結果、
ソース・ドレイン領域に対するコンタクト２０２（図２
の第１接続孔１１６と同一）の面積縮小が第１層配線と
ソース・ドレイン等の拡散層との接触抵抗の急激な増大
を引き起こし、配線遅延の増大を加速することが判明し
た。なお、図において、２０３は第１メタル、２０４は
第２メタル、２０５は第２接続孔としてのスルーホー
ル、２０６はＰ型拡散層、２０７はＮ型拡散層である。
【００１８】一方、図５（ｂ）に示すように、コンタク
ト２０２を従来の一辺Ｘの正方形から１辺２Ｘの正方形
に拡大することにより、ゲート長が０．１μｍ近辺に至
るまで、コンタクトと拡散層の接触抵抗に起因する配線
遅延の増大は本来の配線遅延に比較して無視しうる程度
にできることも判明した。したがって、第２層配線の入
力端子の中心線と出力端子の中心線の間隔を５Ｘとする
ことがゲート長０．３μｍ以下のＭＯＳＦＥＴを含む多
層配線半導体装置では有効であり、これから第２層配線
の配線ピッチはゲート長の約５倍（４．５倍から５．５
倍）とすることが配線遅延の増大防止に有効となる。し
たがって、これに準じて第１層配線，第３層配線も第２
層配線と同一配線ピッチのゲート長の約５倍とすること
によって、配線遅延が小さく、高集積な多層配線半導体
装置を実現することができる。
【００１９】なお、前記実施例は各配線を構成する素材
がアルミニウムの例を示しているが、銅を主成分とした
配線においても同様である。実験の結果では、銅配線の
配線長８ｍｍはアルミニウム配線長６ｍｍの線とほぼ一
致する結果であったため、銅を主成分とする配線におい
ても、２μｍ以上で３μｍ以下の配線が配線遅延の低減
と配線密度低下の防止に適切であるといえる。また、前
記実施例では５層の配線を有する多層配線半導体装置に
本発明を適用した例を示しているが、６層以上の多層配
線を構成する場合には、第４層以上の配線は２μｍから
３μｍの間の配線ピッチに設定すればよい。
【００２０】
【発明の効果】以上説明したように本発明は、５層以上
の多層配線層のうち、第１層から第３層の各配線層の配
線ピッチを２μｍ未満とし、それよりも上層の各配線層
の配線ピッチを２μｍ以上で３μｍ以下としているの
で、配線幅の微細化を可能とし、半導体装置の高集積化
を実現するとともに、一方では配線幅を大きくして配線
遅延を防止し、半導体装置の高速動作を可能とする効果
が得られる。また、第１層から第３層の各配線層の配線
ピッチを同一とし、かつ第４層以上の各配線層の配線ピ
ッチが同一とすることで、配線遅延減少のために同一配
線層内で配線ピッチを変える必要がなく、現状の自動配
線技術でも容易に実現することができる。
【図面の簡単な説明】
【図１】本発明の多層配線半導体装置の一実施例の平面
図である。
【図２】図１のＸ方向、Ｙ方向の各拡大断面図である。
【図３】長い配線長における配線ピッチと配線遅延の関
係を示す図である。
【図４】第１〜第３層配線と、第４及び第５層配線の使
い分けを示す模式図である。
【図５】従来と本発明の各ゲート回路セルの平面図であ
る。
【図６】微細化した配線遅延の増大を示す配線ピッチと
遅延の関係図である。
【図７】従来の一例を説明するための図である。
【図８】従来の他の例を説明するための図である。
【符号の説明】
１００ 半導体装置 １０１ 第１層配線 １０２ 第２層配線 １０３ 第３層配線 １０４ 第４層配線 １０５ 第５層配線 １０６ スタンダートセル列 １０７ 入出力バッファ １０８ ボンディングパッド
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 21/90 Ｗ

Claims (5)

    【特許請求の範囲】
  1. 【請求項１】 半導体基板に素子が形成され、この素子
    を電気接続するための５層以上の多層配線層を有する半
    導体装置において、前記多層配線層は、第１層から第３
    層の各配線層の配線ピッチが２μｍ未満であり、それよ
    りも上層の各配線層の配線ピッチが２μｍ以上で３μｍ
    以下であることを特徴とする多層配線半導体装置。
  2. 【請求項２】 第１層から第３層の各配線層の配線ピッ
    チが同一であり、第４層以上の各配線層の配線ピッチが
    同一である請求項１の多層配線半導体装置。
  3. 【請求項３】 半導体基板に形成された素子がＭＯＳＦ
    ＥＴであり、第１層から第３層の各配線層の配線ピッチ
    が前記ＭＯＳＦＥＴの最小ゲート長の４．５倍以上で
    ５．５倍以下の同一ピッチである請求項２の多層配線半
    導体装置。
  4. 【請求項４】 多層配線層が５層である請求項１ないし
    ３のいずれかの多層半導体装置。
  5. 【請求項５】 各配線層がアルミニウムまたはアルミニ
    ウムを主成分とする配線材料、あるいは銅を主成分とす
    る配線材料から成る請求項１ないし４のいずれかの多層
    配線半導体装置。
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