JPH07169842A - 多層配線半導体装置 - Google Patents

多層配線半導体装置

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JPH07169842A JP5342848A JP34284893A JPH07169842A JP H07169842 A JPH07169842 A JP H07169842A JP 5342848 A JP5342848 A JP 5342848A JP 34284893 A JP34284893 A JP 34284893A JP H07169842 A JPH07169842 A JP H07169842A
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Abstract

(57)【要約】 【目的】 多層配線半導体装置における配線遅延の増大
を防止する一方で高集積化を可能とし、かつ配線の自動
配線設計を可能にする。 【構成】 5層以上の多層配線層のうち、第1層から第
3層の各配線層の配線ピッチを2μm未満とし、それよ
りも上層の各配線層の配線ピッチを2μm以上で3μm
以下とする。配線幅の微細化を可能とし、半導体装置の
高集積化を実現する一方で、配線幅を大きくして配線遅
延を防止し、半導体装置の高速動作を可能とする。ま
た、第1層から第3層の各配線層の配線ピッチを同一と
し、かつ第4層以上の各配線層の配線ピッチを同一とす
ることで、自動配線設計を可能とする。

Description

【発明の詳細な説明】
【0001】
【産業上の利用分野】本発明は多層配線半導体装置に関
し、特に5層以上の配線層を有する半導体装置に関す
る。
【0002】
【従来の技術】半導体装置集積回路の素子の微細化が進
展されるのに伴ないMOSFETのオン抵抗が減少して
ゲート回路自体の動作速度は向上するが、ゲート回路間
を相互接続する配線も細幅化されてきているため、CR
時定数に起因する配線遅延が素子の微細化とともに増大
している。これは配線が微細になるにつれて、単位長さ
当たりの配線抵抗が増大する上に、微細化とともに集積
回路に搭載されるゲート回路数が増大し、これらを接続
する相互配線のレイアウトが複雑となって配線長を短縮
することが困難になってきたことによる。
【0003】例えば、米国特許5060045号に開示
されているように、素子を接続する複数の配線層の配線
ピッチが同一である多層配線半導体装置においては、図
6に示すように、配線の微細化が進み、配線ピッチが小
さくなるにつれて配線遅延は増大し、特に長い配線長の
場合には配線遅延の増大が急激であり、ゲート回路自体
の遅延を配線遅延が大幅に上まわる状況となる。一方、
多層配線半導体装置においては、配線ピッチが1μm程
度より小さくなると、微細化、高集積化に逆比例して装
置の動作速度が低下するという不都合が生じる。
【0004】このような従来の多層配線半導体装置の問
題点を改良するものとして、第1に、特開昭60−34
039号公報では、多層配線を構成する第n層の配線ピ
ッチを第(n−2)層の配線ピッチの2倍とするという
構造が提案されている。この構造は、図7に示すよう
に、最下層の第1層配線301は配線ピッチaでX方向
に配置され、その上層の第2層配線302は配線ピッチ
bで第1層配線301とは直交するY方向に配置され、
その上層の第3層配線303は配線ピッチが第1層配線
301の2倍の2aでX方向に配置され、その上層の第
4層配線304は第2層配線302の2倍の2bの配線
ピッチでY方向に配置される。この多層配線半導体装置
においては、長い配線では配線ピッチが大きいために配
線幅を大きくでき、抵抗の小さい第3層配線303及び
第4層配線304を優先的に使用することにより、長い
配線の配線遅延を低減することができる。
【0005】さらに第2の改良構造として特開昭63−
132448号公報では、配線に要求される遅延に応じ
て配線幅を自動的に変える構造が提案されている。或い
は、第3の改良構造として特願平1−43800号で
は、マクロセル間の配線ピッチを2.5μm以上とする
という構造が提案されている。この後者の構造を図8に
示す。図8において、ゲート回路を含むセル(又はマク
ロセル)S11と別のセルS12の距離が小さい場合に
は細い配線幅でかつ小さい配線ピッチの配線401を用
いて結線し、セルS11と別のセルS12の距離が遠い
場合は太い幅の配線402を用いて配線する。
【0006】
【発明が解決しようとする課題】しかしながら、第1の
改良構造においては、第3層配線303、第4層配線3
04の配線ピッチが大きいため配線本数が制限され、微
細化に伴う集積度の向上には追随できないという問題が
あった。また、第2および第3の各改良構造では、いず
れも配線に要求される特性により配線ピッチを変える必
要があるため、配線格子の規則性が乱されることにな
り、ゲートアレイやスタンダードセルのような規則的な
配線格子を前提としている集積回路においては、ゲート
回路セル間の配線用CADのアルゴリズムがきわめて複
雑となり、配線密度の確保と配線に要するコンピュータ
の計算時間の両立が困難であるという問題があった。本
発明の目的は、配線遅延の増大を防止する一方で高集積
化を可能とし、かつ配線の自動配線設計を可能にした多
層配線半導体装置を提供することにある。
【0007】
【課題を解決するための手段】本発明は、5層以上の多
層配線層のうち、第1層から第3層の各配線層の配線ピ
ッチを2μm未満とし、それよりも上層の各配線層の配
線ピッチを2μm以上で3μm以下とする。ここで、第
1層から第3層の各配線層の配線ピッチを同一とし、か
つ第4層以上の各配線層の配線ピッチが同一とする。例
えば、第1層から第3層の各配線層の配線ピッチをMO
SFETの最小ゲート長の4.5倍以上で5.5倍以下
の同一ピッチとする。
【0008】
【作用】第1層から第3層の各配線層は一般に短い配線
として構成されるため、その配線ピッチを2μm未満と
することで、配線幅の微細化を可能とし、半導体装置の
高集積化を実現する。また、第4層以上の各配線層は比
較的に長い配線として構成されるため、その配線ピッチ
を2μmから3μmの間とすることで、配線幅を大きく
し、配線遅延を防止し、半導体装置の高速動作を可能と
する。
【0009】
【実施例】次に、本発明について図面を参照して説明す
る。図1は本発明の一実施例の半導体装置100の平面
図であり、図示の横方向(X方向)に延在される多数の
スタンダードセル列106が図示の縦方向(Y方向)に
配列され、かつ半導体装置(チップ)100の周辺部に
は入出力バッファ107とボンディングパッド108が
配列されている。そして、前記スタンダードセル列10
6の間に、スタンダードセル列に対して平行に設けられ
た配線チャネル領域の第1層間絶縁膜上に第1層配線1
01が配置され、第2層間絶縁膜を介してこれと直交す
る方向に第2層配線102が配置され、第3層間絶縁膜
を介して第1層配線と同方向に第3層配線103が配置
されている。更に、第4層間絶縁膜を介して第4層配線
104が第2層配線102と同方向に配置され、第5層
間絶縁膜を介して第5層配線105が第1層配線101
及び第3層配線103と同方向に形成されている。な
お、この実施例では第1層ないし第5層の各配線はアル
ミニウムまたはアルミニウム合金で形成されているもの
とする。
【0010】また、図2(a)にスタンダードセル列1
06と平行なX方向の断面を示し、図2(b)にスタン
ダードセル列106と直交するY方向の断面を示すよう
に、半導体装置100のシリコン基板111の表面には
ゲート絶縁膜112を介してポリシリコン等のゲート電
極113が形成され、かつ不純物が拡散されてソース・
ドレイン領域114が形成され、これらでMOSFET
が構成されている。このMOSFETは図1のスタンダ
ードセル列106に含まれ、ゲート回路を構成する。
【0011】そして、このMOSFETを覆うように、
第1層間絶縁膜115が形成され、この第1層間絶縁膜
115に設けられた第1接続孔116により第1層配線
101がソース・ドレイン領域114等に接続される。
また、第2層配線102は第2層間絶縁膜117に設け
られた第2接続孔118により第1層配線101と接続
される。同様に、第3層配線103は第3層間絶縁膜1
19に設けられた第3接続孔120により第2層配線1
02と接続される。以下、同様に第4層配線104、第
5層配線105はそれぞれ第4層間絶縁膜121に設け
られた第4接続孔122、第5層間絶縁膜123に設け
られた第5接続孔124によりそれぞれ第3層配線10
3、第4層配線104に接続される。125は保護膜で
ある。
【0012】ここで、第1層配線101、第2層配線1
02、第3層配線103はそれぞれ2μm未満の同一の
配線ピッチで配置されている。一方、第4層配線104
と第5層配線105とはそれぞれ同一の配線ピッチで配
置されており、その配線ピッチは2μm以上で3μm以
下のいずれかの値に設定されている。このように、本実
施例では、第1層配線101、第2層配線102及び第
3層配線103を2μm未満の配線ピッチとする一方で
第4層配線104及び第5層配線105を2μm以上で
3μm以下の配線ピッチとすることにより、配線遅延の
発生を防止し、かつ集積密度の高い多層配線半導体装置
が得られることになる。その理由を次に説明する。
【0013】図3は、配線長が長い場合の配線ピッチと
配線遅延の関係、および配線ピッチと配線格子面積との
関係を図示したものである。配線遅延は配線ピッチの減
少に伴い増大するが、その増大は配線長が長いほど著し
く、特に配線ピッチ2μm以下では急激な増大を示す。
したがって、配線長が長い配線には配線抵抗を小さくす
るために配線幅を1μm程度以上とれる配線ピッチが2
μm以上の配線を用いることが必要である。しかしなが
ら、配線ピッチが大きい配線は個々の配線格子が占有す
る面積が大きくなり、配線密度が低下することも同図に
より明らかであり、配線ピッチが2μm以上で3μm以
下の領域が配線遅延の発生を防止し、また集積密度の低
下も生じない領域であることが分かる。
【0014】このことから、比較的に長い配線となる第
4層配線104および第5層配線105を配線ピッチが
2μm以上で3μm以下の配線として構成することによ
り、配線密度の低下を最小限におさえつつ配線遅延の低
減を図ることができる。一方、比較的に短い配線となる
第1層配線101、第2層配線102、第3層配線10
3は配線遅延の影響が受け難いため、微細な配線ピッチ
を用いることができ、半導体装置全体としての高い集積
度を実現することができる。
【0015】例えば、図4に示す本発明の多層配線半導
体装置におけるセル間結線の例を用いて説明する。図4
(a)はゲート回路セルS1,S2が近距離に配置され
ている場合で、ゲート回路セルS1,S2の入力端子,
出力端子が第2層配線102の一部で構成されているの
で、第2層配線102と第1層配線101が結線されて
いる。図4(b)も同様にゲート回路セルS1とゲート
回路セルS2が比較的近傍に配置されている場合で、ゲ
ート回路セルS1の出力端子から第2層配線102,第
3層配線103,再び第2層配線102でゲート回路セ
ルS3上を通過し、さらに第3層配線103,第2層配
線102によりゲート回路セルS2の入力端子に接続し
ている。このように近い距離で配置されたゲート回路セ
ル同志の結線は配線長が短いために配線遅延が小さいの
で微細な配線ピッチの第1,2,3層配線を用いて集積
度を向上させる。
【0016】これに対して遠く離れて位置するゲート回
路セル間を結線する場合は図4(c)に示すように、ゲ
ート回路セルS1の出力端子から第2層配線102で取
り出された配線は第3層配線103を経て大きな配線ピ
ッチをもち、配線遅延の小さい第4層配線104及び第
5層配線105でゲート回路セルS2の近傍まで配線
し、第3層配線103を経て第2層配線102でゲート
回路セルS2の入力端子に接続される。このように、微
細配線ピッチの下層3層の配線と配線遅延の小さい上層
2層の配線を利用して配線することにより、高集積でか
つ配線遅延の小さい多層配線半導体装置を実現すること
ができる。
【0017】ところで、第2層配線の配線ピッチの決定
法については、「CMOSVLSI設計の原理(丸善株
式会社)」の88ページに記載されているように、ゲー
ト長の4倍の配線ピッチとすることが行われている。即
ち、図5(a)はゲート回路セルの平面図であり、第2
層配線の入力端子の中心線と出力端子の中心線の間隔
は、ゲート長(ゲート電極201の幅)Xの4倍とする
ことが記載されている。しかしながら、ゲート長Xが
0.3μm以下の超微細なMOSFETを用いる場合に
ついて、製造面,特性面から綿密な検討を行った結果、
ソース・ドレイン領域に対するコンタクト202(図2
の第1接続孔116と同一)の面積縮小が第1層配線と
ソース・ドレイン等の拡散層との接触抵抗の急激な増大
を引き起こし、配線遅延の増大を加速することが判明し
た。なお、図において、203は第1メタル、204は
第2メタル、205は第2接続孔としてのスルーホー
ル、206はP型拡散層、207はN型拡散層である。
【0018】一方、図5(b)に示すように、コンタク
ト202を従来の一辺Xの正方形から1辺2Xの正方形
に拡大することにより、ゲート長が0.1μm近辺に至
るまで、コンタクトと拡散層の接触抵抗に起因する配線
遅延の増大は本来の配線遅延に比較して無視しうる程度
にできることも判明した。したがって、第2層配線の入
力端子の中心線と出力端子の中心線の間隔を5Xとする
ことがゲート長0.3μm以下のMOSFETを含む多
層配線半導体装置では有効であり、これから第2層配線
の配線ピッチはゲート長の約5倍(4.5倍から5.5
倍)とすることが配線遅延の増大防止に有効となる。し
たがって、これに準じて第1層配線,第3層配線も第2
層配線と同一配線ピッチのゲート長の約5倍とすること
によって、配線遅延が小さく、高集積な多層配線半導体
装置を実現することができる。
【0019】なお、前記実施例は各配線を構成する素材
がアルミニウムの例を示しているが、銅を主成分とした
配線においても同様である。実験の結果では、銅配線の
配線長8mmはアルミニウム配線長6mmの線とほぼ一
致する結果であったため、銅を主成分とする配線におい
ても、2μm以上で3μm以下の配線が配線遅延の低減
と配線密度低下の防止に適切であるといえる。また、前
記実施例では5層の配線を有する多層配線半導体装置に
本発明を適用した例を示しているが、6層以上の多層配
線を構成する場合には、第4層以上の配線は2μmから
3μmの間の配線ピッチに設定すればよい。
【0020】
【発明の効果】以上説明したように本発明は、5層以上
の多層配線層のうち、第1層から第3層の各配線層の配
線ピッチを2μm未満とし、それよりも上層の各配線層
の配線ピッチを2μm以上で3μm以下としているの
で、配線幅の微細化を可能とし、半導体装置の高集積化
を実現するとともに、一方では配線幅を大きくして配線
遅延を防止し、半導体装置の高速動作を可能とする効果
が得られる。また、第1層から第3層の各配線層の配線
ピッチを同一とし、かつ第4層以上の各配線層の配線ピ
ッチが同一とすることで、配線遅延減少のために同一配
線層内で配線ピッチを変える必要がなく、現状の自動配
線技術でも容易に実現することができる。
【図面の簡単な説明】
【図1】本発明の多層配線半導体装置の一実施例の平面
図である。
【図2】図1のX方向、Y方向の各拡大断面図である。
【図3】長い配線長における配線ピッチと配線遅延の関
係を示す図である。
【図4】第1〜第3層配線と、第4及び第5層配線の使
い分けを示す模式図である。
【図5】従来と本発明の各ゲート回路セルの平面図であ
る。
【図6】微細化した配線遅延の増大を示す配線ピッチと
遅延の関係図である。
【図7】従来の一例を説明するための図である。
【図8】従来の他の例を説明するための図である。
【符号の説明】
100 半導体装置 101 第1層配線 102 第2層配線 103 第3層配線 104 第4層配線 105 第5層配線 106 スタンダートセル列 107 入出力バッファ 108 ボンディングパッド
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 FI 技術表示箇所 H01L 21/90 W

Claims (5)

    【特許請求の範囲】
  1. 【請求項1】 半導体基板に素子が形成され、この素子
    を電気接続するための5層以上の多層配線層を有する半
    導体装置において、前記多層配線層は、第1層から第3
    層の各配線層の配線ピッチが2μm未満であり、それよ
    りも上層の各配線層の配線ピッチが2μm以上で3μm
    以下であることを特徴とする多層配線半導体装置。
  2. 【請求項2】 第1層から第3層の各配線層の配線ピッ
    チが同一であり、第4層以上の各配線層の配線ピッチが
    同一である請求項1の多層配線半導体装置。
  3. 【請求項3】 半導体基板に形成された素子がMOSF
    ETであり、第1層から第3層の各配線層の配線ピッチ
    が前記MOSFETの最小ゲート長の4.5倍以上で
    5.5倍以下の同一ピッチである請求項2の多層配線半
    導体装置。
  4. 【請求項4】 多層配線層が5層である請求項1ないし
    3のいずれかの多層半導体装置。
  5. 【請求項5】 各配線層がアルミニウムまたはアルミニ
    ウムを主成分とする配線材料、あるいは銅を主成分とす
    る配線材料から成る請求項1ないし4のいずれかの多層
    配線半導体装置。
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