JPH02222560A - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
- Publication number
- JPH02222560A JPH02222560A JP4380089A JP4380089A JPH02222560A JP H02222560 A JPH02222560 A JP H02222560A JP 4380089 A JP4380089 A JP 4380089A JP 4380089 A JP4380089 A JP 4380089A JP H02222560 A JPH02222560 A JP H02222560A
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- JP
- Japan
- Prior art keywords
- wiring
- pitch
- circuit device
- cells
- integrated circuit
- Prior art date
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- Pending
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 16
- 230000010354 integration Effects 0.000 abstract description 4
- 230000015572 biosynthetic process Effects 0.000 abstract 1
- 230000008054 signal transmission Effects 0.000 description 4
- 238000005259 measurement Methods 0.000 description 2
- 238000010586 diagram Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
Landscapes
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Semiconductor Integrated Circuits (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野コ
本発明は、半導体集積回路装置に関し、特に、予め設計
された異なる特定の機能を有する標準セルを２つ以上組
み合わせて１つの装置に搭載し、かつ前記標準セル内で
は配線ピッチが２６５μｍ以下の配線を使用する半導体
集積回路装置に関する。
された異なる特定の機能を有する標準セルを２つ以上組
み合わせて１つの装置に搭載し、かつ前記標準セル内で
は配線ピッチが２６５μｍ以下の配線を使用する半導体
集積回路装置に関する。
［従来の技術］
従来、この種の半導体集積回路装置においては、予め設
計された特定の機能を有する標準セル間の配線ピッチは
、前記標準セル内の配線ピッチと同一基準で設計されて
いた。即ち、標準セル間の信号を伝達する配線ピッチが
、標準セル内の信号を伝達する配線の配線ピッチと同一
基準で設計されている。このため、最近の装置の微細化
に対応して標準セル内で信号を伝達する配線のピッチを
２．５μｍ以下にする場合、標準セル間を結ぶ信号を伝
達する配線のピッチも２．５μｍ以下となる。
計された特定の機能を有する標準セル間の配線ピッチは
、前記標準セル内の配線ピッチと同一基準で設計されて
いた。即ち、標準セル間の信号を伝達する配線ピッチが
、標準セル内の信号を伝達する配線の配線ピッチと同一
基準で設計されている。このため、最近の装置の微細化
に対応して標準セル内で信号を伝達する配線のピッチを
２．５μｍ以下にする場合、標準セル間を結ぶ信号を伝
達する配線のピッチも２．５μｍ以下となる。
［発明が解決しようとする課題］
しかしながら、上述した従来の半導体集積回路装置に、
おいては、装置の微細化に伴い、標準セル間を結ぶ信号
を伝達する配線のピッチが小さくなっているため配線抵
抗の影響が大きくなり、信号伝達遅延時間（配線遅延時
間）が長くなるという欠点がある。
おいては、装置の微細化に伴い、標準セル間を結ぶ信号
を伝達する配線のピッチが小さくなっているため配線抵
抗の影響が大きくなり、信号伝達遅延時間（配線遅延時
間）が長くなるという欠点がある。
本発明はかがる問題点に鑑みてなされたものであって、
配線遅延時間が短く、高集積化及び高速化が可能の半導
体集積回路を提供することを目的とする。
配線遅延時間が短く、高集積化及び高速化が可能の半導
体集積回路を提供することを目的とする。
［課題を解決するための手段］
本発明に係る半導体集積回路装置は、予め設計された異
なる特定の機能を有する標準セルを２つ以上組み合せて
１つのチップに搭載すると共に、前記標準セル内の信号
を伝達する配線の配線ピッチが２．５μｍ以下である半
導体集積回路装置において、前記標準セル間の信号を伝
達する配線の配線ピッチが２．５μｍより大きいことを
特徴とする。
なる特定の機能を有する標準セルを２つ以上組み合せて
１つのチップに搭載すると共に、前記標準セル内の信号
を伝達する配線の配線ピッチが２．５μｍ以下である半
導体集積回路装置において、前記標準セル間の信号を伝
達する配線の配線ピッチが２．５μｍより大きいことを
特徴とする。
［作用］
本発明においては、標準セル間の配線の配線ピッチはこ
のセル内の配線の配線ピッチと異なる基準で設計する。
のセル内の配線の配線ピッチと異なる基準で設計する。
即ち、標準セル内の信号を伝達する配線のピッチが２．
５μｍ以下であっても、標準セル間の配線の配線ピッチ
を２．５μｍより大きくする。このように長い配線長を
必要とする標準セル間を結ぶ信号伝達配線のピッチを２
．５μｍより大きくすることにより、配線抵抗の影響を
抑制し、配線遅延時間を低減することができる。
５μｍ以下であっても、標準セル間の配線の配線ピッチ
を２．５μｍより大きくする。このように長い配線長を
必要とする標準セル間を結ぶ信号伝達配線のピッチを２
．５μｍより大きくすることにより、配線抵抗の影響を
抑制し、配線遅延時間を低減することができる。
［実施例］
次に、本発明の実施例について添付の図面を参照して説
明する。
明する。
第１図は本発明の実施例に係る半導体集積回路装置の設
計パターンを示す平面図である。標準セル１．２は予め
設計された異なる特定の機能を有する標準セルであり、
このような標準セルが２個以上組み合わされて１つの装
置に搭載されている。
計パターンを示す平面図である。標準セル１．２は予め
設計された異なる特定の機能を有する標準セルであり、
このような標準セルが２個以上組み合わされて１つの装
置に搭載されている。
各標準セル１，２内においては、配線３，４によりその
内部の信号が伝達されており、各配線３゜４の配線ピッ
チを２．５μｍ以下にとることにより、高集積化を図る
と共に、配線遅延時間の低減を図っている。
内部の信号が伝達されており、各配線３゜４の配線ピッ
チを２．５μｍ以下にとることにより、高集積化を図る
と共に、配線遅延時間の低減を図っている。
一方、配線５は標準セル１．２の間を結ぶ信号を伝達す
る配線であり、この配線５の配線ピッチを２．５μｍよ
り大きくとることにより配線遅延時間の低減を図ってい
る。なお、各標準セル１゜２の周囲には入力用のパッド
６が配設されている。
る配線であり、この配線５の配線ピッチを２．５μｍよ
り大きくとることにより配線遅延時間の低減を図ってい
る。なお、各標準セル１゜２の周囲には入力用のパッド
６が配設されている。
第２図は、横軸に配線ピッチをとり、縦軸に単位長あた
りの配線遅延時間及び配線につく容量の実測結果をとっ
て、配線長をパラメータにして配線ピッチと、配線遅延
時間及び配線につく容量との関係を表すグラフ図である
。配線容量は配線ピッチが小さい程小さくなっている。
りの配線遅延時間及び配線につく容量の実測結果をとっ
て、配線長をパラメータにして配線ピッチと、配線遅延
時間及び配線につく容量との関係を表すグラフ図である
。配線容量は配線ピッチが小さい程小さくなっている。
一方、配線が１１ｍの場合には、配線ピッチが小さい程
配線遅延時間が短かく、配線遅延時間と配線につく容量
とは配線ピッチの増加に対して同様の増加傾向を示して
いる。ところが、配線長が長くなると、配線抵抗の影響
が現れ、配線長が１０鰭のときには、配線ピッチが大き
い程、配線遅延時間が短くなっている。また、配線長が
５ＩＩｍの場合は、配線ピッチが２．５μｍのときに配
線遅延時間が最小となる。従って、配線長が短い標準セ
ル１．２内の配線３．４は、配線ピッチを２．５μｍ以
下とし、長い配線長を有するセル１．２間の配線５は、
配線ピッチを２．５μｍより大きくすれば、配線遅延時
間の低減が可能となることがわかる。
配線遅延時間が短かく、配線遅延時間と配線につく容量
とは配線ピッチの増加に対して同様の増加傾向を示して
いる。ところが、配線長が長くなると、配線抵抗の影響
が現れ、配線長が１０鰭のときには、配線ピッチが大き
い程、配線遅延時間が短くなっている。また、配線長が
５ＩＩｍの場合は、配線ピッチが２．５μｍのときに配
線遅延時間が最小となる。従って、配線長が短い標準セ
ル１．２内の配線３．４は、配線ピッチを２．５μｍ以
下とし、長い配線長を有するセル１．２間の配線５は、
配線ピッチを２．５μｍより大きくすれば、配線遅延時
間の低減が可能となることがわかる。
［発明の効果］
以上説明したように本発明は、標準セル間の信号を伝達
する配線の配線ピッチを、前記標準セル内の信号を伝達
する配線の配線ピッチと異なる基準で設計し、このセル
間信号伝達配線の配線ピッチを２．５μｍより大きくし
、セル内信号伝達配線の配線ピッチを２，５μｍ以下と
したから、配線遅延時間が低減されると共に、高集積化
及び高速化された半導体集積回路装置が得られる。
する配線の配線ピッチを、前記標準セル内の信号を伝達
する配線の配線ピッチと異なる基準で設計し、このセル
間信号伝達配線の配線ピッチを２．５μｍより大きくし
、セル内信号伝達配線の配線ピッチを２，５μｍ以下と
したから、配線遅延時間が低減されると共に、高集積化
及び高速化された半導体集積回路装置が得られる。
第１図は本発明の実施例に係る半導体集積回路装置の設
計パターンを示す平面図、第２図は配線長をパラメータ
とし、配線ピッチと単位長当たりの配線遅延時間及び配
線につく容量との関係を表す実測結果のグラフ図である
。 １．２；標準セル、３，４；セル内配線、５；セル間配
線、６；入力用パッド
計パターンを示す平面図、第２図は配線長をパラメータ
とし、配線ピッチと単位長当たりの配線遅延時間及び配
線につく容量との関係を表す実測結果のグラフ図である
。 １．２；標準セル、３，４；セル内配線、５；セル間配
線、６；入力用パッド
Claims (1)
- （１）予め設計された異なる特定の機能を有する標準セ
ルを２つ以上組み合せて１つのチップに搭載すると共に
、前記標準セル内の信号を伝達する配線の配線ピッチが
２．５μｍ以下である半導体集積回路装置において、前
記標準セル間の信号を伝達する配線の配線ピッチが２．
５μｍより大きいことを特徴とする半導体集積回路装置
。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4380089A JPH02222560A (ja) | 1989-02-23 | 1989-02-23 | 半導体集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4380089A JPH02222560A (ja) | 1989-02-23 | 1989-02-23 | 半導体集積回路装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02222560A true JPH02222560A (ja) | 1990-09-05 |
Family
ID=12673824
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4380089A Pending JPH02222560A (ja) | 1989-02-23 | 1989-02-23 | 半導体集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02222560A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0513576A (ja) * | 1991-07-08 | 1993-01-22 | Nec Corp | 半導体集積回路の配線処理方法 |
| JPH07169842A (ja) * | 1993-12-15 | 1995-07-04 | Nec Corp | 多層配線半導体装置 |
-
1989
- 1989-02-23 JP JP4380089A patent/JPH02222560A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0513576A (ja) * | 1991-07-08 | 1993-01-22 | Nec Corp | 半導体集積回路の配線処理方法 |
| JPH07169842A (ja) * | 1993-12-15 | 1995-07-04 | Nec Corp | 多層配線半導体装置 |
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