JPS6281734A - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JPS6281734A JPS6281734A JP22335985A JP22335985A JPS6281734A JP S6281734 A JPS6281734 A JP S6281734A JP 22335985 A JP22335985 A JP 22335985A JP 22335985 A JP22335985 A JP 22335985A JP S6281734 A JPS6281734 A JP S6281734A
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- JP
- Japan
- Prior art keywords
- layer
- line
- forming
- insulating film
- slits
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体装置に係り、特に配線層としてアルミニ
ウムを用いた半導体装置におけるヒロックの発生防止に
関する。
ウムを用いた半導体装置におけるヒロックの発生防止に
関する。
〔従来技術ｄ−３よびその問題点）
半導体技術の進歩と共に超ＬＳＩをはじめとする半導体
装置の高集積化が進められてきており、多層配線技術は
極めて重要となってきている。
装置の高集積化が進められてきており、多層配線技術は
極めて重要となってきている。
なかでもアルミニウムは加工が容易でおることから、配
線層として広く用いられている。しかし、アルミニウム
を用いた多層配線にあける層間絶縁膜の形成に際して、
クラックの発生を防止し、高品質の膜を形成するために
は、着ｆｆ！温度を高くする必要がある。そして、リン
（Ｐ）を添加したＰＳＧ膜を用いる際にはクラック防止
のために更に着膜温度を高めなければならない。ところ
でアルミニウムは高温下にざらされると、ヒロックか発
生し、層間絶縁膜の“つきぬけ゛が生じたり、ヒロック
を核として層間絶縁膜中にクラックか入り易くなるため
、配線層間でショート等の回路不良が生じることがあっ
た。この現象は、パッシベーション膜形成工程における
高温プロセスにおいても発生することがあった。
線層として広く用いられている。しかし、アルミニウム
を用いた多層配線にあける層間絶縁膜の形成に際して、
クラックの発生を防止し、高品質の膜を形成するために
は、着ｆｆ！温度を高くする必要がある。そして、リン
（Ｐ）を添加したＰＳＧ膜を用いる際にはクラック防止
のために更に着膜温度を高めなければならない。ところ
でアルミニウムは高温下にざらされると、ヒロックか発
生し、層間絶縁膜の“つきぬけ゛が生じたり、ヒロック
を核として層間絶縁膜中にクラックか入り易くなるため
、配線層間でショート等の回路不良が生じることがあっ
た。この現象は、パッシベーション膜形成工程における
高温プロセスにおいても発生することがあった。
本発明者らは、種々の実験を行なった結果、アルミニウ
ム配線上のヒロックの発生状況は線幅に大きく依存して
いることを発見した。即ち、線幅か細くなるとヒロック
は発生しにくくなる。このメカニズムは詳細には解明さ
れていないが、線幅を細くすることにより摸の残留応力
がうまく緩和されるためておると考えられる。このため
、通常は、電源ライン等の線幅の太いラインは下層に配
置しないようにパターン設計かなされている。しかしな
からパターン設計に自由度を持たせるためにはこのよう
な制約はなくす必要がおる。
ム配線上のヒロックの発生状況は線幅に大きく依存して
いることを発見した。即ち、線幅か細くなるとヒロック
は発生しにくくなる。このメカニズムは詳細には解明さ
れていないが、線幅を細くすることにより摸の残留応力
がうまく緩和されるためておると考えられる。このため
、通常は、電源ライン等の線幅の太いラインは下層に配
置しないようにパターン設計かなされている。しかしな
からパターン設計に自由度を持たせるためにはこのよう
な制約はなくす必要がおる。
本発明は、前記実情に鑑みてなされたもので、予習配線
にｄ３１ｒｊる絶縁膜の膜組成、着膜プロセスを変化す
ることなく、下層のアルミニウムヒロックの発生を防止
し、信頼性の高い半導体装置を提供することを目的とす
る。
にｄ３１ｒｊる絶縁膜の膜組成、着膜プロセスを変化す
ることなく、下層のアルミニウムヒロックの発生を防止
し、信頼性の高い半導体装置を提供することを目的とす
る。
そこで不発明では、多層配線パターンの形成に際し、下
層に位置する幅広のラインにはスリットを形成するよう
にしている。
層に位置する幅広のラインにはスリットを形成するよう
にしている。
（作 用）
下層に位置する幅広配線ラインにスリットを形成してお
くことにより層間絶縁膜の形成工程等の１多続工程にお
いて高温にざらされてもヒロックの発生は防止される。
くことにより層間絶縁膜の形成工程等の１多続工程にお
いて高温にざらされてもヒロックの発生は防止される。
すなわち、幅広のラインでは適当な線幅に分割すること
により、ヒロックの発生を防止するようにしている。な
お、スリットの線幅についてはレイアウトルールて許さ
れる最小線幅を用いるようにする。
により、ヒロックの発生を防止するようにしている。な
お、スリットの線幅についてはレイアウトルールて許さ
れる最小線幅を用いるようにする。
スリットの形状については、いろいろな場合が考えられ
るが、第１図に示づ如く、第１層目のアルミニウム配線
ラインＡ、Ｒを幅Ｗ。のスリットＳをはざんてライン幅
り。の３本のラインに分割したもの、第２図に示づ如く
、スリットを交互に配置したちの等かその代表例で必る
。第２図の形状の方か、第１図の形状よりも実効的線幅
を大きくすることができ、断線を防ぐという点では優れ
ている。
るが、第１図に示づ如く、第１層目のアルミニウム配線
ラインＡ、Ｒを幅Ｗ。のスリットＳをはざんてライン幅
り。の３本のラインに分割したもの、第２図に示づ如く
、スリットを交互に配置したちの等かその代表例で必る
。第２図の形状の方か、第１図の形状よりも実効的線幅
を大きくすることができ、断線を防ぐという点では優れ
ている。
また、第１層目のアルミニウム配線ラインΔρ１と第２
層目のアルミニウム配線ラインＡｇ２とが層間絶縁膜■
を介して交差する部分のみにスリットＳを入れたり、ま
た、この部分でのみスリット密度をあけ゛て、第１層目
のアルミニウム配線ラインのヒロックを防止することに
よってショートを防ぐ等の適用方法も可能でおる。
層目のアルミニウム配線ラインＡｇ２とが層間絶縁膜■
を介して交差する部分のみにスリットＳを入れたり、ま
た、この部分でのみスリット密度をあけ゛て、第１層目
のアルミニウム配線ラインのヒロックを防止することに
よってショートを防ぐ等の適用方法も可能でおる。
このとき、第２暖目のアルミニウム配線ラインの線幅が
細い場合（く５μＴｎ、）には断線を防止する意味で、
その交差部分にはスリットを入れることなく、第３図に
示す如く、交差部分の近傍にのみスリットＳを入れるよ
うにするか又は、交差部分にスリットを入れる場合には
第４図に示ず如く、細い第２層目のアルミニウム配線層
ＡｆＪ２の走行方向にスリットＳ′を入れるようにする
。
細い場合（く５μＴｎ、）には断線を防止する意味で、
その交差部分にはスリットを入れることなく、第３図に
示す如く、交差部分の近傍にのみスリットＳを入れるよ
うにするか又は、交差部分にスリットを入れる場合には
第４図に示ず如く、細い第２層目のアルミニウム配線層
ＡｆＪ２の走行方向にスリットＳ′を入れるようにする
。
（実施例）
以下、本発明の実施例について図面を参照しつつ詳細に
説明する。
説明する。
まず、所定の素子領域の形成されたシリコン基板上にＤ
Ｃマグネ１ヘロンスバッタ法により、基板温度２５０°
Ｃて膜厚０．８〜１μｍのシリコントープされたアルミ
ニウム（八ρ−ｓｒ＞ｇを形成する。
Ｃマグネ１ヘロンスバッタ法により、基板温度２５０°
Ｃて膜厚０．８〜１μｍのシリコントープされたアルミ
ニウム（八ρ−ｓｒ＞ｇを形成する。
続いて、通常のフォト１ノソグラフイー法により、パタ
ーニングし、第２図に示７−如く線幅Ｌ＝５０μｍの電
源ライン中に、幅Ｗ１＝２μｍ１長さＷ２＝３０μｍの
スリットを３列、交互に配するようにした第１層目ライ
ンを形成する。（スリット間隔は幅方向Ｌ１−８μｍ、
長さ方向Ｌ２＝１０μＴｒＬ） この後、減圧ＣＶＤ法により、層間絶縁膜としての酸化
シリコン（Ｓｉ０２）膜を形成する。このとき、＠膜温
度は約４００’Ｃとし、膜厚１．５μｍとなるまで着膜
する。
ーニングし、第２図に示７−如く線幅Ｌ＝５０μｍの電
源ライン中に、幅Ｗ１＝２μｍ１長さＷ２＝３０μｍの
スリットを３列、交互に配するようにした第１層目ライ
ンを形成する。（スリット間隔は幅方向Ｌ１−８μｍ、
長さ方向Ｌ２＝１０μＴｒＬ） この後、減圧ＣＶＤ法により、層間絶縁膜としての酸化
シリコン（Ｓｉ０２）膜を形成する。このとき、＠膜温
度は約４００’Ｃとし、膜厚１．５μｍとなるまで着膜
する。
次いて、フォトリソグラフィー法により該［藝間絶縁膜
内にコンタクト孔を穿孔した後、第２層目の配線ライン
（図示せず）をパターニングする。
内にコンタクト孔を穿孔した後、第２層目の配線ライン
（図示せず）をパターニングする。
このようにして形成された多層配線基板は、ヒロックの
発生もなく、極めて信頼性の高いものとなっている。
発生もなく、極めて信頼性の高いものとなっている。
ちなみに第１層目の配線ラインの電源ラインにス１ノッ
トを形成づることなく配設した従来の多層配線基板では
、幅５０μｍの電源ライン５０μｍ口に対して２０〜３
０コのヒロックが観測される。
トを形成づることなく配設した従来の多層配線基板では
、幅５０μｍの電源ライン５０μｍ口に対して２０〜３
０コのヒロックが観測される。
これらの比較からも、本発明により、信頼性の向上をは
かることができることが明らかである。
かることができることが明らかである。
なお、実施例においては、スリットの幅を２μｍとした
が、加ニレベルに応じて更に細くすることも可能でおり
、スリットの幅を細くし、実効的線幅を太くするのが望
ましい。スリット間隔については幅方向Ｌ１＝５〜８μ
ｍ、長さ方向Ｌ２−１０μｍが限度であり、それよりも
大きくなるとヒロックか発生し易くなる。
が、加ニレベルに応じて更に細くすることも可能でおり
、スリットの幅を細くし、実効的線幅を太くするのが望
ましい。スリット間隔については幅方向Ｌ１＝５〜８μ
ｍ、長さ方向Ｌ２−１０μｍが限度であり、それよりも
大きくなるとヒロックか発生し易くなる。
また、スリットの形状、形成位置については、図に示し
た他、適宜変更可能である。
た他、適宜変更可能である。
更に、最上層の配線パターンにおいても、パッシベーシ
ョン膜の形成に高温工程を含むような場合には、適用可
能であり、スリットを形成することにより同様の効果か
奏効される。
ョン膜の形成に高温工程を含むような場合には、適用可
能であり、スリットを形成することにより同様の効果か
奏効される。
以上説明してきたように、本発明によれば、予防配線パ
ターンの形成に際し、下層に位置する配線パターンにス
リットを形成するようにしているため、後続工程で高温
処理を伴う場合にもヒロックの発生もなく信頼斗の高い
半導体装置の形成か可能となる。
ターンの形成に際し、下層に位置する配線パターンにス
リットを形成するようにしているため、後続工程で高温
処理を伴う場合にもヒロックの発生もなく信頼斗の高い
半導体装置の形成か可能となる。
第１図および第２図は本発明実施例の半導体装置の第１
層目の配線パターンを示づ図、第３図および第４図は同
半導体装置の第２層目の配線パターンを形成した状態を
示す図である。 八ｇ１・・・第１層目の配線ライン、Ａ１２・・・第２
層目の配線ライン、ｓ、ｓ’ ・・・スリン１〜、Ｌ・
・・層間絶縁膜。 一一一−６−−−− 第１図 第３図 第２図 第４図
層目の配線パターンを示づ図、第３図および第４図は同
半導体装置の第２層目の配線パターンを形成した状態を
示す図である。 八ｇ１・・・第１層目の配線ライン、Ａ１２・・・第２
層目の配線ライン、ｓ、ｓ’ ・・・スリン１〜、Ｌ・
・・層間絶縁膜。 一一一−６−−−− 第１図 第３図 第２図 第４図
Claims (1)
- 【特許請求の範囲】 多層からなる配線層を具えた半導体装置において、 ヒロックの成長を抑制すべく、 層間絶縁膜の下層に位置する配線パターンに対してスリ
ットを設けたことを特徴とする 半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22335985A JPS6281734A (ja) | 1985-10-07 | 1985-10-07 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22335985A JPS6281734A (ja) | 1985-10-07 | 1985-10-07 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6281734A true JPS6281734A (ja) | 1987-04-15 |
Family
ID=16796915
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP22335985A Pending JPS6281734A (ja) | 1985-10-07 | 1985-10-07 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6281734A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03196631A (ja) * | 1989-12-26 | 1991-08-28 | Sanyo Electric Co Ltd | 半導体集積回路 |
| KR100326528B1 (ko) * | 1995-04-14 | 2002-07-03 | 야마자끼 순페이 | 표시장치의제조방법 |
-
1985
- 1985-10-07 JP JP22335985A patent/JPS6281734A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03196631A (ja) * | 1989-12-26 | 1991-08-28 | Sanyo Electric Co Ltd | 半導体集積回路 |
| KR100326528B1 (ko) * | 1995-04-14 | 2002-07-03 | 야마자끼 순페이 | 표시장치의제조방법 |
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