JPH04359512A - 半導体装置の配線 - Google Patents

半導体装置の配線

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JPH04359512A
JPH04359512A JP13457191A JP13457191A JPH04359512A JP H04359512 A JPH04359512 A JP H04359512A JP 13457191 A JP13457191 A JP 13457191A JP 13457191 A JP13457191 A JP 13457191A JP H04359512 A JPH04359512 A JP H04359512A
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Matsutomo Mori
森 松倫
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NEC Corp
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】
【0001】
【産業上の利用分野】本発明は半導体基板に形成された
半導体集積回路素子を接続する半導体装置の配線に関す
る。
【0002】
【従来の技術】従来、半導体装置においては、図3に示
す様に、その半導体素子間を電気的に結線する為に、所
定の膜厚に形成されたAl薄膜及びAl薄膜と、半導体
基板との反応を抑制するTi膜,TiN膜とで構成され
ている。
【0003】半導体基板5上にPSG膜4がパターン形
成されており、このPSG膜4に設けたコンタクトホー
ルを介して半導体基板5と接触する様にして、Ti膜1
、TiN膜2の2層構造からなる配線が形成される(図
3(a))。その後、N2 雰囲気にて熱処理をし(図
3(b))、Al−Si−Cu膜6を堆積させる(図3
(c))。
【0004】従来のAl−Si−Cu/TiN/Ti膜
のTiN/Ti膜は、Al−Si−Cu膜と半導体の基
板(コンタクト)との反応を抑える為に使用されていた
【0005】
【発明が解決しようとする課題】従来の半導体装置の配
線では、窒素雰囲気での熱処理時第2層のTiN膜にマ
イクロクラックができやすく、抵抗の均一性劣化及びバ
リア性が弱いという問題があった。
【0006】
【課題を解決するための手段】本発明の半導体装置の配
線は、半導体基板に形成された集積回路素子を接続する
半導体装置の配線において、Ti膜,TiN膜Al−S
i−Cu膜の2層目のTiN膜と3層目のAl−Si−
Cu膜の間にTi膜もしくはWSi膜を有した4層構造
となっている。
【0007】
【実施例】図1は、本発明の一実施例の半導体装置の配
線の断面図である。半導体基板5上にPSG膜4がパタ
ーン形成されており、このPSG膜4に設けたコンタク
トホールを介して半導体基板5と接触するようにしてT
i膜1,TiN膜2,Ti膜1の3層構造からなる配線
が形成され(図1(a))。その後、N2 雰囲気にて
熱処理をし(図1(b))、Al−Si−Cu膜6を堆
積させる(図1(c))。この実施例1では、TiN膜
上にTi膜を堆積させた後、N2 雰囲気で熱処理を行
なう為、TiN膜にマイクロクラックができにくく、抵
抗の均一性及びバリア性に優れているという効果がある
【0008】図2は本発明の実施例2の半導体装置の配
線の断面図である。半導体基板5上にPSG膜4がパタ
ーン形成されており、このPSG膜4に設けたコンタク
トホールを介して半導体基板5と接触するようにして、
Ti膜1,TiN膜2,WSi膜3の3層構造からなる
配線が形成され(図2(a))。その後、N2雰囲気に
て熱処理をし(図2(b))、Al−Si−Cu膜6を
堆積させる(図2(c))。この実施例2では、TiN
膜上にWSi膜を堆積させた後、N2 雰囲気で熱処理
を行なう為、TiN膜にマイクロクラックができにくく
、抵抗の均一性及びバリア性に優れているという効果が
ある。
【0009】
【発明の効果】以上説明したように本発明によれば、A
l−Si−Cu膜の下層がTi膜/TiN膜/Ti膜も
しくはWSi膜/TiN膜/Ti膜の3層構造となって
いる為、Al−Si−Cu膜を堆積する前のN2 雰囲
気での熱処理で、TiN膜にマイクロクラックが発生せ
ず、抵抗の均一性及びバリア性に優れているという効果
を有する。従来のTi膜/TiN膜構造だと、マイクロ
クラックは約50%の確率で発生するが、上記3層構造
にすると、マイクロクラックは発生しない。
【図面の簡単な説明】
【図1】本発明の実施例1の縦断面図である。
【図2】本発明の実施例2の縦断面図である。
【図3】従来の配線の縦断面図である。
【符号の説明】
1    Ti膜 2    TiN膜 3    WSi膜 4    PSG膜 5    半導体基板 6    Al−Si−Cu膜

Claims (2)

    【特許請求の範囲】
  1. 【請求項1】  半導体基板に形成された集積回路素子
    を接続する半導体装置の配線において、第1層膜として
    Ti膜,第2層膜としてTiN膜、第3層膜としてTi
    膜,第4層膜としてAl−Si−Cu膜の4層構造を有
    することを特徴とする半導体装置の配線。
  2. 【請求項2】  半導体基板に形成された集積回路素子
    を接続する半導体装置の配線において、第1層膜として
    Ti膜,第2層膜としてTiN膜、第3層膜としてWS
    i膜,第4層膜としてAl−Si−Cu膜の4層構造を
    有することを特徴とする半導体装置の配線。
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