JPH04359512A - 半導体装置の配線 - Google Patents
半導体装置の配線Info
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- JPH04359512A JPH04359512A JP13457191A JP13457191A JPH04359512A JP H04359512 A JPH04359512 A JP H04359512A JP 13457191 A JP13457191 A JP 13457191A JP 13457191 A JP13457191 A JP 13457191A JP H04359512 A JPH04359512 A JP H04359512A
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 25
- ATJFFYVFTNAWJD-UHFFFAOYSA-N Tin Chemical compound [Sn] ATJFFYVFTNAWJD-UHFFFAOYSA-N 0.000 claims abstract description 19
- 239000000758 substrate Substances 0.000 claims abstract description 12
- 229910018594 Si-Cu Inorganic materials 0.000 claims abstract description 11
- 229910008465 Si—Cu Inorganic materials 0.000 claims abstract description 11
- 238000010438 heat treatment Methods 0.000 abstract description 9
- 230000004888 barrier function Effects 0.000 abstract description 7
- IJGRMHOSHXDMSA-UHFFFAOYSA-N Atomic nitrogen Chemical compound N#N IJGRMHOSHXDMSA-UHFFFAOYSA-N 0.000 abstract 2
- 239000002184 metal Substances 0.000 abstract 1
- 229910052757 nitrogen Inorganic materials 0.000 abstract 1
- 239000010408 film Substances 0.000 description 51
- 239000012299 nitrogen atmosphere Substances 0.000 description 7
- 238000000151 deposition Methods 0.000 description 2
- 229910018523 Al—S Inorganic materials 0.000 description 1
- 230000006866 deterioration Effects 0.000 description 1
- 239000010409 thin film Substances 0.000 description 1
Landscapes
- Electrodes Of Semiconductors (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明は半導体基板に形成された
半導体集積回路素子を接続する半導体装置の配線に関す
る。
半導体集積回路素子を接続する半導体装置の配線に関す
る。
【０００２】
【従来の技術】従来、半導体装置においては、図３に示
す様に、その半導体素子間を電気的に結線する為に、所
定の膜厚に形成されたＡｌ薄膜及びＡｌ薄膜と、半導体
基板との反応を抑制するＴｉ膜，ＴｉＮ膜とで構成され
ている。
す様に、その半導体素子間を電気的に結線する為に、所
定の膜厚に形成されたＡｌ薄膜及びＡｌ薄膜と、半導体
基板との反応を抑制するＴｉ膜，ＴｉＮ膜とで構成され
ている。
【０００３】半導体基板５上にＰＳＧ膜４がパターン形
成されており、このＰＳＧ膜４に設けたコンタクトホー
ルを介して半導体基板５と接触する様にして、Ｔｉ膜１
、ＴｉＮ膜２の２層構造からなる配線が形成される（図
３（ａ））。その後、Ｎ２ 雰囲気にて熱処理をし（図
３（ｂ））、Ａｌ−Ｓｉ−Ｃｕ膜６を堆積させる（図３
（ｃ））。
成されており、このＰＳＧ膜４に設けたコンタクトホー
ルを介して半導体基板５と接触する様にして、Ｔｉ膜１
、ＴｉＮ膜２の２層構造からなる配線が形成される（図
３（ａ））。その後、Ｎ２ 雰囲気にて熱処理をし（図
３（ｂ））、Ａｌ−Ｓｉ−Ｃｕ膜６を堆積させる（図３
（ｃ））。
【０００４】従来のＡｌ−Ｓｉ−Ｃｕ／ＴｉＮ／Ｔｉ膜
のＴｉＮ／Ｔｉ膜は、Ａｌ−Ｓｉ−Ｃｕ膜と半導体の基
板（コンタクト）との反応を抑える為に使用されていた
。
のＴｉＮ／Ｔｉ膜は、Ａｌ−Ｓｉ−Ｃｕ膜と半導体の基
板（コンタクト）との反応を抑える為に使用されていた
。
【０００５】
【発明が解決しようとする課題】従来の半導体装置の配
線では、窒素雰囲気での熱処理時第２層のＴｉＮ膜にマ
イクロクラックができやすく、抵抗の均一性劣化及びバ
リア性が弱いという問題があった。
線では、窒素雰囲気での熱処理時第２層のＴｉＮ膜にマ
イクロクラックができやすく、抵抗の均一性劣化及びバ
リア性が弱いという問題があった。
【０００６】
【課題を解決するための手段】本発明の半導体装置の配
線は、半導体基板に形成された集積回路素子を接続する
半導体装置の配線において、Ｔｉ膜，ＴｉＮ膜Ａｌ−Ｓ
ｉ−Ｃｕ膜の２層目のＴｉＮ膜と３層目のＡｌ−Ｓｉ−
Ｃｕ膜の間にＴｉ膜もしくはＷＳｉ膜を有した４層構造
となっている。
線は、半導体基板に形成された集積回路素子を接続する
半導体装置の配線において、Ｔｉ膜，ＴｉＮ膜Ａｌ−Ｓ
ｉ−Ｃｕ膜の２層目のＴｉＮ膜と３層目のＡｌ−Ｓｉ−
Ｃｕ膜の間にＴｉ膜もしくはＷＳｉ膜を有した４層構造
となっている。
【０００７】
【実施例】図１は、本発明の一実施例の半導体装置の配
線の断面図である。半導体基板５上にＰＳＧ膜４がパタ
ーン形成されており、このＰＳＧ膜４に設けたコンタク
トホールを介して半導体基板５と接触するようにしてＴ
ｉ膜１，ＴｉＮ膜２，Ｔｉ膜１の３層構造からなる配線
が形成され（図１（ａ））。その後、Ｎ２ 雰囲気にて
熱処理をし（図１（ｂ））、Ａｌ−Ｓｉ−Ｃｕ膜６を堆
積させる（図１（ｃ））。この実施例１では、ＴｉＮ膜
上にＴｉ膜を堆積させた後、Ｎ２ 雰囲気で熱処理を行
なう為、ＴｉＮ膜にマイクロクラックができにくく、抵
抗の均一性及びバリア性に優れているという効果がある
。
線の断面図である。半導体基板５上にＰＳＧ膜４がパタ
ーン形成されており、このＰＳＧ膜４に設けたコンタク
トホールを介して半導体基板５と接触するようにしてＴ
ｉ膜１，ＴｉＮ膜２，Ｔｉ膜１の３層構造からなる配線
が形成され（図１（ａ））。その後、Ｎ２ 雰囲気にて
熱処理をし（図１（ｂ））、Ａｌ−Ｓｉ−Ｃｕ膜６を堆
積させる（図１（ｃ））。この実施例１では、ＴｉＮ膜
上にＴｉ膜を堆積させた後、Ｎ２ 雰囲気で熱処理を行
なう為、ＴｉＮ膜にマイクロクラックができにくく、抵
抗の均一性及びバリア性に優れているという効果がある
。
【０００８】図２は本発明の実施例２の半導体装置の配
線の断面図である。半導体基板５上にＰＳＧ膜４がパタ
ーン形成されており、このＰＳＧ膜４に設けたコンタク
トホールを介して半導体基板５と接触するようにして、
Ｔｉ膜１，ＴｉＮ膜２，ＷＳｉ膜３の３層構造からなる
配線が形成され（図２（ａ））。その後、Ｎ２雰囲気に
て熱処理をし（図２（ｂ））、Ａｌ−Ｓｉ−Ｃｕ膜６を
堆積させる（図２（ｃ））。この実施例２では、ＴｉＮ
膜上にＷＳｉ膜を堆積させた後、Ｎ２ 雰囲気で熱処理
を行なう為、ＴｉＮ膜にマイクロクラックができにくく
、抵抗の均一性及びバリア性に優れているという効果が
ある。
線の断面図である。半導体基板５上にＰＳＧ膜４がパタ
ーン形成されており、このＰＳＧ膜４に設けたコンタク
トホールを介して半導体基板５と接触するようにして、
Ｔｉ膜１，ＴｉＮ膜２，ＷＳｉ膜３の３層構造からなる
配線が形成され（図２（ａ））。その後、Ｎ２雰囲気に
て熱処理をし（図２（ｂ））、Ａｌ−Ｓｉ−Ｃｕ膜６を
堆積させる（図２（ｃ））。この実施例２では、ＴｉＮ
膜上にＷＳｉ膜を堆積させた後、Ｎ２ 雰囲気で熱処理
を行なう為、ＴｉＮ膜にマイクロクラックができにくく
、抵抗の均一性及びバリア性に優れているという効果が
ある。
【０００９】
【発明の効果】以上説明したように本発明によれば、Ａ
ｌ−Ｓｉ−Ｃｕ膜の下層がＴｉ膜／ＴｉＮ膜／Ｔｉ膜も
しくはＷＳｉ膜／ＴｉＮ膜／Ｔｉ膜の３層構造となって
いる為、Ａｌ−Ｓｉ−Ｃｕ膜を堆積する前のＮ２ 雰囲
気での熱処理で、ＴｉＮ膜にマイクロクラックが発生せ
ず、抵抗の均一性及びバリア性に優れているという効果
を有する。従来のＴｉ膜／ＴｉＮ膜構造だと、マイクロ
クラックは約５０％の確率で発生するが、上記３層構造
にすると、マイクロクラックは発生しない。
ｌ−Ｓｉ−Ｃｕ膜の下層がＴｉ膜／ＴｉＮ膜／Ｔｉ膜も
しくはＷＳｉ膜／ＴｉＮ膜／Ｔｉ膜の３層構造となって
いる為、Ａｌ−Ｓｉ−Ｃｕ膜を堆積する前のＮ２ 雰囲
気での熱処理で、ＴｉＮ膜にマイクロクラックが発生せ
ず、抵抗の均一性及びバリア性に優れているという効果
を有する。従来のＴｉ膜／ＴｉＮ膜構造だと、マイクロ
クラックは約５０％の確率で発生するが、上記３層構造
にすると、マイクロクラックは発生しない。
【図１】本発明の実施例１の縦断面図である。
【図２】本発明の実施例２の縦断面図である。
【図３】従来の配線の縦断面図である。
１ Ｔｉ膜
２ ＴｉＮ膜
３ ＷＳｉ膜
４ ＰＳＧ膜
５ 半導体基板
６ Ａｌ−Ｓｉ−Ｃｕ膜
Claims (2)
- 【請求項１】 半導体基板に形成された集積回路素子
を接続する半導体装置の配線において、第１層膜として
Ｔｉ膜，第２層膜としてＴｉＮ膜、第３層膜としてＴｉ
膜，第４層膜としてＡｌ−Ｓｉ−Ｃｕ膜の４層構造を有
することを特徴とする半導体装置の配線。 - 【請求項２】 半導体基板に形成された集積回路素子
を接続する半導体装置の配線において、第１層膜として
Ｔｉ膜，第２層膜としてＴｉＮ膜、第３層膜としてＷＳ
ｉ膜，第４層膜としてＡｌ−Ｓｉ−Ｃｕ膜の４層構造を
有することを特徴とする半導体装置の配線。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3134571A JP3052425B2 (ja) | 1991-06-06 | 1991-06-06 | 半導体装置の配線 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3134571A JP3052425B2 (ja) | 1991-06-06 | 1991-06-06 | 半導体装置の配線 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04359512A true JPH04359512A (ja) | 1992-12-11 |
| JP3052425B2 JP3052425B2 (ja) | 2000-06-12 |
Family
ID=15131459
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3134571A Expired - Lifetime JP3052425B2 (ja) | 1991-06-06 | 1991-06-06 | 半導体装置の配線 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3052425B2 (ja) |
-
1991
- 1991-06-06 JP JP3134571A patent/JP3052425B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JP3052425B2 (ja) | 2000-06-12 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20000307 |