JP3052425B2 - 半導体装置の配線 - Google Patents
半導体装置の配線Info
- Publication number
- JP3052425B2 JP3052425B2 JP3134571A JP13457191A JP3052425B2 JP 3052425 B2 JP3052425 B2 JP 3052425B2 JP 3134571 A JP3134571 A JP 3134571A JP 13457191 A JP13457191 A JP 13457191A JP 3052425 B2 JP3052425 B2 JP 3052425B2
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- JP
- Japan
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- film
- wiring
- tin
- semiconductor device
- semiconductor substrate
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
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Description
【０００１】
【産業上の利用分野】本発明は半導体基板に形成された
半導体集積回路素子を接続する半導体装置の配線に関す
る。
半導体集積回路素子を接続する半導体装置の配線に関す
る。
【０００２】
【従来の技術】従来、半導体装置においては、図３に示
す様に、その半導体素子間を電気的に結線する為に、所
定の膜厚に形成されたＡｌ薄膜及びＡｌ薄膜と、半導体
基板との反応を抑制するＴｉ膜，ＴｉＮ膜とで構成され
ている。
す様に、その半導体素子間を電気的に結線する為に、所
定の膜厚に形成されたＡｌ薄膜及びＡｌ薄膜と、半導体
基板との反応を抑制するＴｉ膜，ＴｉＮ膜とで構成され
ている。
【０００３】半導体基板５上にＰＳＧ膜４がパターン形
成されており、このＰＳＧ膜４に設けたコンタクトホー
ルを介して半導体基板５と接触する様にして、Ｔｉ膜
１、ＴｉＮ膜２の２層構造からなる配線が形成される
（図３（ａ））。その後、Ｎ2 雰囲気にて熱処理をし
（図３（ｂ））、Ａｌ−Ｓｉ−Ｃｕ膜６を堆積させる
（図３（ｃ））。
成されており、このＰＳＧ膜４に設けたコンタクトホー
ルを介して半導体基板５と接触する様にして、Ｔｉ膜
１、ＴｉＮ膜２の２層構造からなる配線が形成される
（図３（ａ））。その後、Ｎ2 雰囲気にて熱処理をし
（図３（ｂ））、Ａｌ−Ｓｉ−Ｃｕ膜６を堆積させる
（図３（ｃ））。
【０００４】従来のＡｌ−Ｓｉ−Ｃｕ／ＴｉＮ／Ｔｉ膜
のＴｉＮ／Ｔｉ膜は、Ａｌ−Ｓｉ−Ｃｕ膜と半導体の基
板（コンタクト）との反応を抑える為に使用されてい
た。
のＴｉＮ／Ｔｉ膜は、Ａｌ−Ｓｉ−Ｃｕ膜と半導体の基
板（コンタクト）との反応を抑える為に使用されてい
た。
【０００５】
【発明が解決しようとする課題】従来の半導体装置の配
線では、窒素雰囲気での熱処理時第２層のＴｉＮ膜にマ
イクロクラックができやすく、抵抗の均一性劣化及びバ
リア性が弱いという問題があった。
線では、窒素雰囲気での熱処理時第２層のＴｉＮ膜にマ
イクロクラックができやすく、抵抗の均一性劣化及びバ
リア性が弱いという問題があった。
【０００６】
【課題を解決するための手段】本発明の半導体装置の配
線は、半導体基板に形成された集積回路素子を接続する
半導体装置の配線において、第１層膜としてＴｉ膜、第
２層膜としてＴｉＮ膜、第３層膜としてＷＳｉ膜、第４
層膜としてＡｌ−Ｓｉ−Ｃｕ膜の４層構造を有すること
を特徴とする。
線は、半導体基板に形成された集積回路素子を接続する
半導体装置の配線において、第１層膜としてＴｉ膜、第
２層膜としてＴｉＮ膜、第３層膜としてＷＳｉ膜、第４
層膜としてＡｌ−Ｓｉ−Ｃｕ膜の４層構造を有すること
を特徴とする。
【０００７】
【実施例】図１は、本発明の一実施例の半導体装置の配
線の断面図である。半導体基板５上にＰＳＧ膜４がパタ
ーン形成されており、このＰＳＧ膜４に設けたコンタク
トホールを介して半導体基板５と接触するようにしてＴ
ｉ膜１，ＴｉＮ膜２，Ｔｉ膜１の３層構造からなる配線
が形成され（図１（ａ））。その後、Ｎ2 雰囲気にて熱
処理をし（図１（ｂ））、Ａｌ−Ｓｉ−Ｃｕ膜６を堆積
させる（図１（ｃ））。この実施例１では、ＴｉＮ膜上
にＴｉ膜を堆積させた後、Ｎ2 雰囲気で熱処理を行なう
為、ＴｉＮ膜にマイクロクラックができにくく、抵抗の
均一性及びバリア性に優れているという効果がある。
線の断面図である。半導体基板５上にＰＳＧ膜４がパタ
ーン形成されており、このＰＳＧ膜４に設けたコンタク
トホールを介して半導体基板５と接触するようにしてＴ
ｉ膜１，ＴｉＮ膜２，Ｔｉ膜１の３層構造からなる配線
が形成され（図１（ａ））。その後、Ｎ2 雰囲気にて熱
処理をし（図１（ｂ））、Ａｌ−Ｓｉ−Ｃｕ膜６を堆積
させる（図１（ｃ））。この実施例１では、ＴｉＮ膜上
にＴｉ膜を堆積させた後、Ｎ2 雰囲気で熱処理を行なう
為、ＴｉＮ膜にマイクロクラックができにくく、抵抗の
均一性及びバリア性に優れているという効果がある。
【０００８】図２は本発明の実施例２の半導体装置の配
線の断面図である。半導体基板５上にＰＳＧ膜４がパタ
ーン形成されており、このＰＳＧ膜４に設けたコンタク
トホールを介して半導体基板５と接触するようにして、
Ｔｉ膜１，ＴｉＮ膜２，ＷＳｉ膜３の３層構造からなる
配線が形成され（図２（ａ））。その後、Ｎ２雰囲気に
て熱処理をし（図２（ｂ））、Ａｌ−Ｓｉ−Ｃｕ膜６を
堆積させる（図２（ｃ））。この実施例２では、ＴｉＮ
膜上にＷＳｉ膜を堆積させた後、Ｎ2 雰囲気で熱処理を
行なう為、ＴｉＮ膜にマイクロクラックができにくく、
抵抗の均一性及びバリア性に優れているという効果があ
る。
線の断面図である。半導体基板５上にＰＳＧ膜４がパタ
ーン形成されており、このＰＳＧ膜４に設けたコンタク
トホールを介して半導体基板５と接触するようにして、
Ｔｉ膜１，ＴｉＮ膜２，ＷＳｉ膜３の３層構造からなる
配線が形成され（図２（ａ））。その後、Ｎ２雰囲気に
て熱処理をし（図２（ｂ））、Ａｌ−Ｓｉ−Ｃｕ膜６を
堆積させる（図２（ｃ））。この実施例２では、ＴｉＮ
膜上にＷＳｉ膜を堆積させた後、Ｎ2 雰囲気で熱処理を
行なう為、ＴｉＮ膜にマイクロクラックができにくく、
抵抗の均一性及びバリア性に優れているという効果があ
る。
【０００９】
【発明の効果】以上説明したように本発明によれば、Ａ
ｌ−Ｓｉ−Ｃｕ膜の下層がＴｉ膜／ＴｉＮ膜／Ｔｉ膜も
しくはＷＳｉ膜／ＴｉＮ膜／Ｔｉ膜の３層構造となって
いる為、Ａｌ−Ｓｉ−Ｃｕ膜を堆積する前のＮ2 雰囲気
での熱処理で、ＴｉＮ膜にマイクロクラックが発生せ
ず、抵抗の均一性及びバリア性に優れているという効果
を有する。従来のＴｉ膜／ＴｉＮ膜構造だと、マイクロ
クラックは約５０％の確率で発生するが、上記３層構造
にすると、マイクロクラックは発生しない。
ｌ−Ｓｉ−Ｃｕ膜の下層がＴｉ膜／ＴｉＮ膜／Ｔｉ膜も
しくはＷＳｉ膜／ＴｉＮ膜／Ｔｉ膜の３層構造となって
いる為、Ａｌ−Ｓｉ−Ｃｕ膜を堆積する前のＮ2 雰囲気
での熱処理で、ＴｉＮ膜にマイクロクラックが発生せ
ず、抵抗の均一性及びバリア性に優れているという効果
を有する。従来のＴｉ膜／ＴｉＮ膜構造だと、マイクロ
クラックは約５０％の確率で発生するが、上記３層構造
にすると、マイクロクラックは発生しない。
【図１】本発明の実施例１の縦断面図である。
【図２】本発明の実施例２の縦断面図である。
【図３】従来の配線の縦断面図である。
１ Ｔｉ膜 ２ ＴｉＮ膜 ３ ＷＳｉ膜 ４ ＰＳＧ膜 ５ 半導体基板 ６ Ａｌ−Ｓｉ−Ｃｕ膜
フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 21/3205 H01L 21/321 H01L 21/3213 H01L 21/768 H01L 21/28 - 21/288 H01L 21/44 - 21/445 H01L 29/40 - 29/51 H01L 29/872
Claims (1)
- 【請求項１】半導体基板に形成された集積回路素子を接
続する半導体装置の配線において、第１層膜としてＴｉ
膜、第２層膜としてＴｉＮ膜、第３層膜としてＷＳｉ
膜、第４層膜としてＡｌ−Ｓｉ−Ｃｕ膜の４層構造を有
することを特徴とする半導体装置の配線。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3134571A JP3052425B2 (ja) | 1991-06-06 | 1991-06-06 | 半導体装置の配線 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3134571A JP3052425B2 (ja) | 1991-06-06 | 1991-06-06 | 半導体装置の配線 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04359512A JPH04359512A (ja) | 1992-12-11 |
| JP3052425B2 true JP3052425B2 (ja) | 2000-06-12 |
Family
ID=15131459
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3134571A Expired - Lifetime JP3052425B2 (ja) | 1991-06-06 | 1991-06-06 | 半導体装置の配線 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3052425B2 (ja) |
-
1991
- 1991-06-06 JP JP3134571A patent/JP3052425B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH04359512A (ja) | 1992-12-11 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20000307 |