JPH0587178B2 - - Google Patents

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JPH0587178B2
JPH0587178B2 JP63156225A JP15622588A JPH0587178B2 JP H0587178 B2 JPH0587178 B2 JP H0587178B2 JP 63156225 A JP63156225 A JP 63156225A JP 15622588 A JP15622588 A JP 15622588A JP H0587178 B2 JPH0587178 B2 JP H0587178B2
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Description

【発明の詳細な説明】 〔概要〕 半導体装置に係り、特に配線層間の電気的接触
を良好にし得る改良された配線構造に関し、 TiSi2等のHFに溶解する導電材料をも使用可
能な多層配線構造を提供することを目的とし、 HFに溶解する導電材料からなる配線と、該配
線の上側に配設された上層配線とを有し、且つ、
前記配線と上層配線との間が、前記配線層及び上
記配線の下側に配設されたHFに溶解しない導電
材料からなる配線を介して橋絡することにより接
続されてなる構成とする。
〔産業上の利用分野〕
本発明は、半導体装置に係り、特に配線層間の
電気的接触を良好にし得る改良された配線構造に
関する。
近年のLSIの高集積化に伴つて、多層配線構造
における配線層がますます細くなり、そのため配
線の抵抗が低く、且つ、配線層間の接触が良好な
材料が要求されている。この目的を達成するた
め、配線材料としてTiSi2（チタンシリサイド）の
ような材料が提供されているが、耐HF（弗酸）
性がないため、半導体装置の製造工程上で種々の
問題を生じる。
〔従来の技術〕
第５図は上述の問題点を説明するための従来の
多層配線構造を示す図で、上層配線としてのAl
配線７が一方でSi基板１表面に形成された拡散層
に２接触し、他方でTiSi2層６からなる中層配線
層に接触するよう構成されている。
このような構成の多層配線を形成するには、層
間絶縁膜のSiO2膜３，４を開孔してコンタクト
ホール８，９を形成し、各コンタクトホール８，
９内の自然酸化膜を前処理を施して除去した後、
上層配線層例えばAl配線７を形成する。
上記工程のうち、自然酸化膜を除去するための
前処理工程でHFを用いると、耐HF性を有しな
いTiSi2層６が溶解してしまう。そこでHFによ
るエツチングに変えてAr+スパツタエツチング法
を用いれば、TiSi2層６は溶解しないが拡散層２
表面にダメージが生じて、Al配線７と拡散層２
との接触抵抗が増大するという問題を生じる。
なお、図中５は素子間分離用の選択酸化法によ
つて形成したSiO2膜である。
このように複数のコンタクトホールを開孔し、
それぞれのコンタクトホール内で露出する導電層
に接触する多くの上層配線を、同一工程で同時に
形成しようとする場合、各コンタクトホール内に
表面を露呈する導電層の材質が複数種類にわた
り、これらの耐薬品性が異なるため、上層のAl
配線７形成に先立つ前処理を何の悪影響もなく効
果的に行うことが困難となる。
〔発明が解決しようとする課題〕
そのため従来は、TiSi2等種々の利点を有しな
がらHFに溶解するため、多層配線構造を形成す
るのに使用できない導電材料があつた。
本発明は、上述のようなTiSi2等のHFに溶解
する導電材料をも使用可能な多層配線構造を提供
することを目的とする。
〔課題を解決するための手段〕
第１図は本発明の構成を示す。
図中、１はSi基板のような半導体基板、２，２
ａは拡散層、３，４，１４はSiO2膜のような層
間絶縁膜、５は素子分離用のSiO2膜のようなフ
イールド絶縁膜、６はTiSi2配線のようなHFに
溶解する導電材料からなる配線、７はAl配線の
ような上層配線、８，９，１０，１１，１２はコ
ンタクトホール、１３はWSix配線のようなHFに
溶解しない導電材料からなる配線である。
本発明では、TiSi2配線６のようなHFに溶解
する導電材料からなる配線層と、Al配線７のよ
うな上層配線との接続を、これらTiSi2配線６及
びAl配線７の下層に配設されたHFに溶解しない
材料層、例えばWSix配線１３あるいは拡散層２
ａにより橋絡した構成により実現する。
〔作用〕
上記構成としたことにより、上層配線７を形成
するためのコンタクトホール８，９，１２内に表
面を露呈する各層を、WSix配線１３や拡散層２
ａのようなHFに溶解しない層とすることがで
き、従つて上記コンタクトホール８，９，１２内
の前処理をHFを用いて行うことによつて、何の
悪影響を及ぼすことなく自然酸化膜を除去するこ
とが可能となり、上層配線７とHFに溶解する配
線６との電気的接触が良好なものとなる。
〔実施例〕 以下本発明の一実施例として、DRAMのセル
部とその周辺回路との接続構造を、図面を参照し
ながら説明する。
第２図は上記一実施例のDRAMセルの回路構
成を示す等価回路図、第３図は上記DRAMセル
のビツト線に平行な断面を示す要部断面図、第４
図は上記DRAMセル部と周辺回路との接続構造
を示す要部断面図で、ワード線WLに並行な断面
を示す。
第２図に示す如くDRAMは、１個のトランジ
スタＴ及び１個のキヤパシタＣにより構成され、
トランジスタＴのゲートＧはワード線WLに、ソ
ースＳはビツト線BLに接続され、更にドレイン
Ｄは上記キヤパシタＣに接続されている。
本実施例では上記ワード線WLを第１のワード
線WL１と第２のワード線WL２とを積層した構
成とし、この両者を所定間隔で接続する。図の符
号Ａは両者の接続点を示す。
これの構造は第３図および第４図に示す如く、
上記第１のワード線WL１はHFに溶解しない導
電材料、例えばWSix層と多結晶Si層とを積層し
たＷポリサイド層２２でもつて形成し、第２のワ
ード線WL２はHFに溶解する導電材料、例えば
TiSi2層２１により形成している。このＷポリサ
イド層２２，TiSi2層２１は、SiO2膜２３を介し
て積層されているが、所定間隔ごとに両者間を貫
通するコンタクトホール３１が設けられているの
で、上側の配線層を形成する際にその材料の
TiSi2がコンタクトホール３１内に充填されるこ
とにより、両者間は複数箇所で接続される。
第１のワード線であるＷポリサイド層２２は、
トランジスタ部ではゲート電極として働き、その
直下のSi基板１の表面層はチヤネル部となり、こ
のチヤネル部を挟んで一方にソース領域Ｓ、他方
にドレイン領域Ｄが形成される。ソース領域Ｓ及
びドレイン領域Ｄはいずれも拡散層２で構成さ
れ、ソース領域Ｓにはビツト線としてのSiを約１
％含有するAl配線２８が接続し、ドレイン領域
Ｄ表面には多結晶SiからなるキヤパシタＣの一方
の電極３５が接続する。この電極３５に対して同
じく多結晶SiからなるキヤパシタＣの他方の電極
３３がSiO2膜３４を介して対向配置され、キヤ
パシタＣが構成される。
上述のようにＷポリサイド層２２とTiSi2層２
１との２層構成とされたDRAMのワード線WL
は、何らかの配線を介して周辺回路に導出される
必要がある。通常は上記２層構造のワード線WL
の上側の配線（図示の構造ではTiSi2配線２１）
にAl配線等を接続するが、最上層のAl配線２
８′は一方で拡散層であるソース電極Ｓに接続す
るため、前処理でHFを用いるとTiSi2層２１が
溶解してしまう。そこで本実施例ではワード線
WLの下側の配線即ちＷポリサイド層２２を上層
のAl配線２８′と接続している。
かかる構造として上層配線のAl配線２８，２
８′を形成するには、前述のワード線WLをSiO2
膜２４のような絶縁膜で被覆し、これにコンタク
トホール３２，３２′を開孔し、HFを用いて前
処理を行つた後、Siを約１％含有するAl層を形
成し、これを所定のパターンに従つてエツチング
することにより行うことができる。
上記コンタクトホール３２，３２′内で表面を
露出する層は、拡散層２およびＷポリサイド層２
２であつて、いずれもHFに溶解しない材料より
なるので、前処理をHFを用いて行なつても何ら
支障を生じない。
しかも、Ｗポリサイド層２２はTiSi2配線２１
に接続しているので、Al配線２８′をＷポリサイ
ド層２２に接続することによつて、Ａ配線２
８′とTiSi2配線２１はＷポリサイド層２２により
橋絡される。
〔発明の効果〕
以上説明した如く本発明によれば、耐HF性に
溶解する導電材料からなる配線を、製造工程上何
の支障もなく、他の配線と接続することができ、
半導体装置の製造工程が容易となり、またその性
能向上に寄与するところが大きい。
【図面の簡単な説明】
第１図は本発明の構成説明図、第２図は本発明
一実施例のDRAMセルの回路構成を示す等価回
路図、第３図おｌび第４図は上記一実施例の要部
断面図、第５図は従来の問題点説明図である。 図において、１は半導体基板（Si基板）、２，
２ａは拡散層、３，４、５，１４，２３，２４は
絶縁膜（SiO2膜）、６，２１はHFに溶解する配
線層（TiSi2層）、７，２８，２８′は上層配線
（Al配線）、８，９，１０，１１，１２，３１，
３２，３２′はコンタクトホール、１３はHFに
溶解しない配線（WSix層、２１は第２のワード
線としてのTiSi2配線、２２は第１のワード線と
してのHFに溶解しないWSix配線、WLはワード
線、WL１は第１のワード線、WL２は第２のワ
ード線、BTはビツト線を示す。

Claims (1)

    【特許請求の範囲】
  1. １ HFに溶解する導電材料からなる配線６と、
    該配線６の上側に配設された上層配線７とを有
    し、且つ、前記配線６と上層配線７との間が、前
    記配線層６及び上層配線７の下側に配設された
    HFに溶解しない導電材料からなる配線１３を介
    して橋絡することにより接続されてなることを特
    徴とする半導体装置。
JP63156225A 1988-06-23 1988-06-23 半導体装置 Granted JPH01321656A (ja)

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Application Number Priority Date Filing Date Title
JP63156225A JPH01321656A (ja) 1988-06-23 1988-06-23 半導体装置
EP19890111073 EP0347792A3 (en) 1988-06-23 1989-06-19 Multi-layer wirings on a semiconductor device and fabrication method
KR8908624A KR930001543B1 (en) 1988-06-23 1989-06-22 Multilayer wiring and manufacturing method of semiconductor device
US07/565,866 US5072282A (en) 1988-06-23 1990-08-10 Multi-layer wirings on a semiconductor device and fabrication method

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Application Number Priority Date Filing Date Title
JP63156225A JPH01321656A (ja) 1988-06-23 1988-06-23 半導体装置

Publications (2)

Publication Number Publication Date
JPH01321656A JPH01321656A (ja) 1989-12-27
JPH0587178B2 true JPH0587178B2 (ja) 1993-12-15

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ID=15623095

Family Applications (1)

Application Number Title Priority Date Filing Date
JP63156225A Granted JPH01321656A (ja) 1988-06-23 1988-06-23 半導体装置

Country Status (4)

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US (1) US5072282A (ja)
EP (1) EP0347792A3 (ja)
JP (1) JPH01321656A (ja)
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