JPS6211505B2 - - Google Patents

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JPS6211505B2
JPS6211505B2 JP8131278A JP8131278A JPS6211505B2 JP S6211505 B2 JPS6211505 B2 JP S6211505B2 JP 8131278 A JP8131278 A JP 8131278A JP 8131278 A JP8131278 A JP 8131278A JP S6211505 B2 JPS6211505 B2 JP S6211505B2
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JP
Japan
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wiring
hole
upper layer
film
width
Prior art date
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Expired
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JP8131278A
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English (en)
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JPS558082A (en
Inventor
Masaru Nakamura
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NEC Corp
Original Assignee
Nippon Electric Co Ltd
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Publication date
Application filed by Nippon Electric Co Ltd filed Critical Nippon Electric Co Ltd
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  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Description

【発明の詳細な説明】 本発明は半導体装置、特に層間絶縁膜のスル
ー・ホール部を介して金属膜回路配線を施した多
層配線型半導体装置に関するものである。
従来、多層配線型半導体装置において、例えば
下属配線に陽極酸化法でパターン加工したアルミ
ニウム膜(Al)を用い、層間絶縁膜のスルー・
ホール部に接して上層配線を施した多層配線構造
の場合、Al膜上に薄く形成したアルミナ膜
(Al2O3)をスルー・ホール開孔処理し、しかる後
層間絶縁膜をスルー・ホール開孔処理して所定の
スルー・ホール開孔部を設ける。通常、集積回路
型半導体装置のように半導体基板内の単位面積当
りの配線集積度を増すに従つてスルー・ホール部
及び金属膜配線幅は可能な限り小さくする必要が
生じてくる。したがつて当然のことながら、配線
幅が限定されるため、上記Al2O3膜と層間絶縁膜
のスルー・ホール開孔部幅は近似してくるため、
層間絶縁膜のスルー・ホール開孔後の開孔幅は化
学的腐食時の横拡がりによつてAl2O3膜のスル
ー・ホール開孔部幅に近づいて、実質的には
Al2O3膜の厚さと層間絶縁膜の厚さが重なり合つ
た深いスルー・ホール段部を形成し、上層配線を
施した時の該段部で断線不良を生じ、半導体装置
特性を維持できなくなる。従つて、上層配線の膜
厚を厚くして上記段部断線を防止する手段を講じ
ているが、膜厚を必要以上に厚くすると、化学的
腐食法でパターン加工する時横方向への腐食進行
が生じて微細寸法加工が難しくなる。
次に従来技術について図面を参照して説明す
る。
第1図は従来の多層配線型半導体装置のスル
ー・ホール部と上層配線を示した平面図である。
同図は、例えば上層のSiO2膜を開孔した第一ス
ルー・ホール部1と下層の無孔性Al2O3膜を開孔
した第二スルー・ホール部2に接して上層Al膜
配線3を施設した状態を示すものである。該第一
のスルー・ホール部のAl配線幅方向の寸法を
W1、Al配線長さ方向の寸法をW2とし、一方第二
のスルー・ホール部のAl配線幅方向の寸法を
W3、Al配線長さ方向の寸法をW4とすると、W1
>W3、W2>W4、即ち、第一スルー・ホールが第
二スルー・ホールよりも大きい関係にあり、通
常、第二スルー・ホールの無孔性Al2O3膜開孔部
をもつて上下層配線のスルー・ホール導通領域と
している。しかるに、Al膜配線3の通常領域
(スルー・ホール以外)の領域における配線幅を
W5とし、スルー・ホール領域における幅をW6
すると、スルー・ホール領域では開孔部の幅が大
きいために、W5<W6の関係を維持して上記第一
のスルー・ホール部を被覆する構造とならざるを
えなかつた。従つて、互いに隣接する配線におい
て、両者の通常領域における間隔は、最少間隔で
あるスルーホール領域の配線間隔W8よりも(W6
−W5)寸法だけ大きくなり、その分だけ配線ピツ
チW7が大きくなり、半導体基板上の配線集積度
を低下させることになつていた。例えば、W5
10μm、W1=10μm、W3=6μm、とすると、
該スルー・ホール部を完全に被覆するためのAl
配線幅はW6=15μmを必要とする。ここで配線
間隔の最少寸法を6μmとし、これを維持させる
ためには、前記スルー・ホール領域の配線間隔は
W8=6μmで限定される。即ち、スルー・ホー
ル部の配線幅の広がりがなければ、該配線ピツチ
W7=(W5/2)+(W5/2)+W8=16μmとな
る。しかし、上記従来構造によると配線ピツチ
は、W7=(W6/2)+(W6/2)+W8=21μmと
なり、該スルー・ホール幅の広がりによるだけで
約25%も配線集積度を低下させていた。
本発明の目的は、上記の欠点を除去し、上層配
線のスルー・ホール開孔部における断線を増加さ
せることなく、配線の集積密度を向上させた多層
配線型半導体装置を提供することにある。
本発明の多層配線型半導体装置は、上層及び下
層の配線間に第一及び第二の二つの積層した層間
絶縁膜が介在し、前記第一及び第二の層間絶縁膜
にそれぞれ横断面がほぼ方形をなす第一及び第二
のスルー・ホールが重ねて設けられ、前記二つの
スルー・ホールの大きさが上層配線の長さ方向に
おいて異なり、幅方向においてほぼ同一寸法であ
ることを特徴とするものである。
本発明によれば、第一のスルー・ホールの幅を
それよりも小さな第二のスルー・ホールの幅に合
せて同一寸法にできるため、該スルー・ホール部
領域における配線幅を小さくして、配線の集積密
度を大幅に向上させることができる。また、第一
と第二のスルー・ホールの配線の長さ方向におけ
る長さが異なるとともに、両者の長さの差に余裕
をもたせることができるので、断線防止の効果を
十分なものとすることができる。
以下実施例に基づき図面を参照して本発明を詳
細に説明する。
第2図は本発明の一実施例の多層配線型半導体
装置のスルー・ホール部とその近傍の上層配線を
示した平面図である。同図は、例えばSiO2膜を
開孔した第一スルー・ホール部1と無孔性Al2O3
膜を開孔した第二スルー・ホール部2に接して上
層Al膜配線3を施設した状態を示すものであ
る。該第一のスルー・ホール部のAl配線幅方向
の寸法をW1、Al配線長さ方向の寸法をW2とし、
一方、第二のスルー・ホール部のAl配線幅方向
の寸法をW3、Al配線の長さ方向の寸法をW4とす
ると、W1=W3、W2>W4、即ち、第一と第二の
スルー・ホールの寸法は、Al配線の幅方向では
同一であり、Al配線の長さ方向では第一スル
ー・ホールの方が第二スルー・ホールよりも大き
い関係にあり、従来構造の時と同様に、第二スル
ー・ホールの無孔性Al2O3膜開孔部をもつて上下
層配線のスルー・ホール導通領域としている。し
かるに、第一スルー・ホールの幅が従来より狭く
設計されるため、Al膜配線幅W5はスルー・ホー
ル領域においても同一の寸法を維持することがで
きる。従つて、互いに隣接する配線において、両
者の通常領域(スルー・ホール部以外の領域)に
おける配線間隔とスルー・ホール領域における配
線間隔W8とが同じになり、配線ピツチW7は小さ
くなり、配線の集積度が向上する。例えば、前記
と同様に、W5=10μm、W1=W3=6μmとする
と、該スルー・ホール部は完全に被覆され得る。
ここで配線間隔の最少寸法を6μmとすると、当
然にW8=6μmとなり、該配線ピツチW7
(W5/2)+(W5/2)+W8=16μmとなる。従つ
て、前述した従来構造のW7=21μmに対して、
配線集積度を約25%向上させることになる。もち
ろん、配線の長さ方向に対して、W2及びW4は必
要な限り大きくとつて差しつかえないものであ
り、第一のスルー・ホール部、即ち、SiO2膜の
開孔部の段差、及び第二スルー・ホール部、即
ち、無孔性Al2O3膜の開孔部の段差が二分された
状態になるため、該スルー・ホール部での上層配
線の段切れをこの配線長さ方向で防止することが
できる。尚、上層配線はAl膜でなくとも良く、
例えばTi―Pt―Au膜のような積層金属膜であつ
ても良い。
【図面の簡単な説明】
第1図は従来の多層配線型半導体装置のスル
ー・ホール部及びその近傍の上層配線を示した平
面図、第2図は本発明の一実施例の多層配線型半
導体装置のスルー・ホール部及びその近傍の上層
配線を示した平面図である。 1…SiO2膜の第一スルー・ホール部、2…無
孔性Al2O3膜の第二スルー・ホール部、3…上層
Al配線、W1…上層配線の幅方向の第一スルー・
ホール部の幅、W2…上層配線の長さ方向の第一
スルー・ホール部の長さ、W3…上層配線の幅方
向の第二スルー・ホール部の幅、W4…上層配線
の長さ方向の第二スルー・ホール部の長さ、W5
…上層Al膜配線の通常領域における幅、W6…上
層Al膜配線のスルー・ホーール領域における
幅、W7…配線ピツチ、W8…スルー・ホール領域
における配線間隔。

Claims (1)

    【特許請求の範囲】
  1. 1 上層及び下層の配線間に複数種の層間絶縁膜
    が介在し、前記各絶縁膜に横断面がほぼ方形をな
    すスルー・ホールが重ねて設けられ、下層の層間
    絶縁膜に設けられたスルー・ホールは上層の層間
    絶縁膜のスルー・ホールと同じ幅であるも、その
    長さは上層配線の長さ方向において前記上層の層
    間絶縁膜のスルー・ホールの長さよりも短く形成
    され、前記スルー・ホールは上層配線ですべて被
    覆され、かつ前記上層配線はスルー・ホール領域
    とその他の領域で同じ配線幅を有していることを
    特徴とする多層配線型半導体装置。
JP8131278A 1978-07-03 1978-07-03 Multi-wiring semiconductor device Granted JPS558082A (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP8131278A JPS558082A (en) 1978-07-03 1978-07-03 Multi-wiring semiconductor device

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JP8131278A JPS558082A (en) 1978-07-03 1978-07-03 Multi-wiring semiconductor device

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Publication Number Publication Date
JPS558082A JPS558082A (en) 1980-01-21
JPS6211505B2 true JPS6211505B2 (ja) 1987-03-12

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ID=13742872

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JP8131278A Granted JPS558082A (en) 1978-07-03 1978-07-03 Multi-wiring semiconductor device

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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5769759A (en) * 1980-10-20 1982-04-28 Seiko Epson Corp Semiconductor device
JPS60175308U (ja) * 1984-04-27 1985-11-20 パイオニア株式会社 車載ステレオ装置
JPH0624220B2 (ja) * 1989-07-31 1994-03-30 株式会社東芝 半導体装置

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JPS558082A (en) 1980-01-21

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