JPH11168102A - 半導体装置 - Google Patents

半導体装置

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JPH11168102A
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Abstract

(57)【要約】 【課題】 この発明は、ボンディングパッドに最も近い
ホールに接続する配線の寿命を向上させることによっ
て、半導体装置の信頼性を向上させることを目的とす
る。 【解決手段】 この発明の半導体装置は、ボンディング
パッド１０に接続される複数に分割された第１の金属層
１１と、複数に分割された第１金属層１１に接続される
複数のアルミニウム配線１４と、を備え、前記の複数の
アルミニウム配線１４がＢｌｅｃｈ長以下の長さで一つ
の第２の金属層１２に接続される。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】この発明は、入出力用のボン
ディングパッドを有する半導体装置に関する。
【０００２】
【従来の技術】アルミニウム（Ａｌ）配線に電圧を印加
するとＡｌ原子がエレクトロマイグレーション（以下、
ＥＭと略す。）により移動する。
【０００３】ＥＭによる拡散流速を下記（１）式に示
す。
【０００４】一方、Ａｌ原子が移動すると、アルミニウ
ム配線に密度勾配が生じるため、密度勾配を打ち消すよ
うに応力勾配が生じる。この応力勾配はＥＭによるＡｌ
原子の移動を妨げる方向に働く、いわゆるバックフロー
効果が生じる。バックフロー効果による拡散流速を下記
（２）式に示す。
【０００５】
【数１】 ＪＥＭ＝（Ｄａ・Ｎ・ｊ・ｅ・ρ・Ｚ）／ｋＴ …（１） ＪＳＧ＝（Ｄａ／ｋ・Ｔ）（Δσ（ｘ）／Δｘ）…（２） ここで、 Ｄａは拡散係数、 Ｎは原子密度、Ｔは絶対
温度、ｊは電流密度、ｅは素電荷、ρは導電率、Ｚは金
属の有効電荷、σは配線長手方向の応力、ｋはボルツマ
ン定数である。
【０００６】ところで、ＥＭ誘起の拡散流速と応力勾配
誘起の拡散流速が釣り合うと、Ａｌ原子の移動が無くな
る。ただし、実際は非常に遅くなる。その時のアルミニ
ウム配線長をＢｌｅｃｈ長と呼び、Ｂｌｅｃｈ長以下の
配線は非常に大きな寿命を有することが知られている。
【０００７】尚、サブハーフミクロン世代のアルミニウ
ム配線幅及び電流密度では、Ｂｌｅｃｈ長は２０μｍ程
度と見積もられる。
【０００８】一般に、サブハーフミクロン世代の配線
は、アルミニウム配線とタングステン（Ｗ）で埋め込ま
れたコンタクトホール、ビアホールで形成される。配線
に電圧が印加されると、ＥＭによりＡｌ原子が移動し、
ホール界面で拡散流速が遮断されるためホール界面にＡ
ｌの蓄積及び欠乏が生じ、ヒロックやボイドが発生し故
障に至る。ホール自体は、アルミニウムよりもＥＭ耐性
の大きなＷによって埋め込まれているため、ホール内に
はＷの蓄積や欠乏が起こらないため、故障の原因とはな
らない。
【０００９】ＶＭＩＣ ２６６−２７２（１９９４）の
「 Permitted electromigration of tungsten-plug vi
as in chain for test structure with short inter-pl
ug distance 」には、アルミニウム配線寿命を向上させ
るための報告がなされている。図８にアルミニウム配線
寿命を向上させる構造を示す。これはＷで埋め込んだホ
ール２１…の間隔をＢｌｅｃｈ長以下にする。つまりア
ルミニウム配線２０をＢｌｅｃｈ長以下にすることによ
りアルミニウム配線寿命を向上させるものである。しか
しながら、ボンディングパッド２２にもっと近いホール
２１においては、通常５０〜１００μｍ程度の大きさで
あるボンディングパッド分やボンディングワイヤーも配
線長と考えられ、アルミニウム配線長をＢｌｅｃｈ長以
下にできない。この結果、ボンディングパッド２２に最
も近いホール２１近傍では、配線寿命の向上が無く、半
導体装置全体を考えると、配線寿命の向上を大きくする
ことができない。
【００１０】また、ボンディングパッドの構造に関して
は、特開昭６０−２２７４４４号公報等に提案されてい
る。これはボンディングパッドを複数のアルミニウム層
とアルミニウム層を接続するホールで形成するものであ
る。しかしながら、ボンディングパッド内に形成された
ホールは、ボンディングパッド上層のアルミニウム層で
埋め込まれるため、前述した従来例と同様にボンディン
グパッドに最も近いホールにおいては、ボンディングパ
ッド分やボンディングワイヤーも配線長と考えられ、ア
ルミニウム配線長をＢｌｅｃｈ長以下にできない。よっ
てボンディングパッドに最も近いホール近傍では、配線
寿命の向上が無く、半導体装置全体を考えると、配線寿
命の向上を大きくすることができない。
【００１１】
【発明が解決しようとする課題】この発明は、上述した
従来の問題点を解決するためになされたものにして、ボ
ンディングパッドに最も近いホールに接続する配線の寿
命を向上させることによって、半導体装置の信頼性を向
上させることを目的とするものである。
【００１２】
【課題を解決するための手段】この発明の半導体装置
は、ボンディングパッドに接続される複数に分割された
第１の金属層と、複数に分割された第１金属層に接続さ
れる複数のアルミニウム配線と、を備え、前記の複数の
アルミニウム配線がＢｌｅｃｈ長以下の長さで一つの第
２の金属層に接続されることを特徴とする。
【００１３】上記した半導体装置においては、アルミニ
ウム配線はＢｌｅｃｈ長以下なので第１及び第２の金属
層界面でボイドやヒロックが起きにくく、配線寿命を著
しく向上させることができる。また、ボンディングパッ
ドと第１の金属層の接続においては、ＥＭ寿命は、第１
の金属層が分割されているため第１の金属層が１個の場
合と比較し、第１の金属層の分割数だけ長くなり、ボン
ディングパッドと第１の金属層の接続においても長寿命
化を実現できる。従って、ボンディングパッド付近での
アルミニウム配線寿命を著しく向上でき、その結果、半
導体装置の信頼性を向上させることができる。
【００１４】前記第１及び第２の金属層は、タングステ
ンからなる単層あるいは積層の金属層で構成することが
できる。
【００１５】上記した構成によれば、タングステンの成
膜装置としてのサブハーフミクロン世代で使用されてい
る選択タングステン成膜装置やブラケットタングステン
装置が使用でき、製造コストの増加を抑えつつ、半導体
装置の信頼性を向上させることができる。このように、
サブハーフミクロン世代で用いられているアルミニウム
以外の金属によるホール埋め込みを採用することで、配
線寿命の向上を製造コストの上昇を抑制したまま実現す
ることができる。
【００１６】また、前記第１及び第２の金属層が同一ま
たは異なる層間絶縁膜に形成されたホールに埋め込まれ
たタングステンからなる単層あるいは積層の金属層であ
り、且つ第１の金属層に接続される複数のアルミニウム
配線が第１及び第２の金属層が形成された層間絶縁膜の
界面にあることを特徴とする。
【００１７】上記した構成によれば、少なくても回路ブ
ロックが２層以上のアルミニウム配線によって形成され
る場合、第１及び第２の金属層を回路ブロックのビアホ
ール形成と同時に形成し、アルミニウム配線を回路ブロ
ックのアルミニウム配線と同時に形成できるため、従来
プロセスに新たな工程を付加することなく製造すること
ができるため、製造コストの増加を更に抑えつつ、半導
体装置の信頼性を向上させることができる。
【００１８】更に、この発明は、前記第１及び第２の金
属層と第１の金属層に接続される複数のアルミニウム配
線がボンディングパッドの下方にあり、且つボンディン
グパッドが占有する領域内にあることを特徴とする。
【００１９】上記した構成によれば、ボンディングパッ
ドの下に第１及び第２の金属層と第１の金属層に接続さ
れる複数のアルミニウム配線が形成されるため、従来の
ボンディングパッドと比較し面積増加がなく、従来の半
導体装置にこの発明を採用する場合、ボンディングパッ
ド部のみを構成を変更するだけで良く、レイアウト変更
作業が非常に簡便に済む。このように、ボンディングパ
ッドの下にこの発明の構造を入れ込むことによって、配
線寿命の向上を半導体装置のチップ面積の上昇を抑えた
まま実現することができるとともに、従来の半導体装置
にこの発明を採用する場合、レイアウトのコストアップ
を極力小さくすることができる。
【００２０】前記第２の金属層を複数個設けることがで
きる。
【００２１】上記の構成によれば、第２の金属層が複数
個あるため、回路ブロックへの接続点となるアルミニウ
ム配線を複数個持つことができるので、ボンディングパ
ッド付近でのパターン設計の自由度が向上し、半導体装
置全体としてより微細なレイアウトが可能となる。この
結果、ボンディングパッド付近のレイアウトの自由度は
従来の半導体装置よりも低下することはない。
【００２２】
【発明の実施の形態】以下、この発明の実施の形態につ
き図面を参照して説明する。図１は、この発明の第１の
実施の形態を示す平面図である。
【００２３】図１に示すように、ボンディングパッド１
０に、複数に分割されたアルミニウムよりもＥＭ耐性の
大きな第１の金属層１１…が接続され、各々の第１の金
属層１１からはアルミニウム配線１４が伸びている。こ
のアルミニウム配線１４はアルミニウムよりもＥＭ耐性
の大きな一つの第２の金属層１２に接続され、第２の金
属層１２からはアルミニウム配線１３が延び回路ブロッ
クへ接続されている。
【００２４】尚、第１の金属層１１と第２の金属層１２
に挟まれた複数のアルミニウム配線１４…のうち、最長
の配線長をＬとすると、ＬはＢｌｅｃｈ長以下になるよ
うに形成されている。
【００２５】上記した構造により、アルミニウム配線１
４はＢｌｅｃｈ長以下なので第１の金属層１１及び第２
の金属層１２の界面でボイドやヒロックが起きにくく、
配線寿命を著しく向上させることができる。
【００２６】また、ボンディングパッド１０と第１の金
属層１１の接続においては、ボンディングパッド１０の
寸法が大きい（５０〜１００μｍ程度）ため、配線長が
Ｂｌｅｃｈ長以上となる。その結果、ボンディングパッ
ド１０側でヒロックやボイドが発生するが、第１の金属
層１１が分割されているため、複数の第１の金属層１１
…のうち１カ所で不良が発生しても、他の第１の金属層
１１とボンディングパッド１０が接続しているため、断
線には至らず若干の抵抗増加が起きるだけで致命的な故
障に至らない。そのためボンディングパッド１０と第１
の金属層１１…のＥＭ寿命は、金属層が１個の場合、例
えば、ボンディングパッド近傍にホールを設けたものと
比較し、第１の金属層１１の分割数だけＥＭ寿命が長く
なり、ボンディングパッド１０と第１の金属層１１…の
接続においても長寿命化を実現できる。
【００２７】以上の二つの効果により、ボンディングパ
ッド１０付近でのアルミニウム配線寿命を著しく向上で
き、その結果、半導体装置の信頼性を向上させることが
できる。
【００２８】尚、回路ブロックへの接続は、ボンディン
グパッド１０からＢｌｅｃｈ長以下のアルミニウム配線
１３で接続するか、または、Ｂｌｅｃｈ長以下のアルミ
ニウム配線とアルミニウムよりもＥＭ耐性の大きな金属
層の接続を繰り返し行うことによって、回路ブロックと
の接続配線を全てＢｌｅｃｈ長以下にできるため、回路
ブロック内で最もボンディングパッド１０に近いホール
に関して起きるボンディングパッドに起因する寿命低下
を克服できる。
【００２９】また、第１の金属層１１及び第２の金属層
１２の材料としては、アルミニウムよりもＥＭ耐性の大
きな材料であれば良く、タングステン（Ｗ）や銅（Ｃ
ｕ）等の単層あるいは積層金属により形成するのが良
い。特に、第１の金属層１１及び第２の金属層１２をＷ
からなる単層あるいは積層の金属層で形成する場合、Ｗ
の成膜装置としてサブハーフミクロン世代で使用されて
いる選択タングステン成膜（Ｗ）装置やブランケットタ
ングステン（Ｗ）装置が使用できるため、製造コストの
増加を抑えつつ、半導体装置の信頼性を向上させること
ができる。
【００３０】図２はこの発明の第２の実施の形態を示す
平面図である。図２に従いこの発明の第２の実施の形態
につき説明する。尚、第１の実施の形態と同一部分には
同一符号を付す。
【００３１】この第２の実施の形態は、ボンディングパ
ッド１０と複数に分割された第１の金属層１１…がアル
ミニウム配線１５で接続されているものである。また、
この実施の形態においても第１の金属層１１と第２の金
属層１２に挟まれた複数のアルミニウム配線１４…のう
ち、最長の配線長をＬとすると、ＬはＢｌｅｃｈ長以下
になるように形成されている。
【００３２】この第２の実施の形態の構造により、上記
第１の実施の形態の効果のほかに以下の効果がある。
【００３３】一般に、界面で発生したボイドやヒロック
はアルミニウム配線が導通している間成長を続ける。そ
のためボイドやヒロックが発生した界面と隣接した第１
の金属層１１…へもボイドやヒロックが延びていく場合
がある。この第２の実施の形態の構造によって、複数の
第１の金属層１１…とアルミニウム配線１５の界面を分
割できるため、一つの界面でボイドやヒロックが発生し
た場合、ボイドやヒロックが一つの界面でのみ成長し、
他の第１の金属層１１とアルミニウム配線１５の界面へ
延びていかない。その結果、ボイドやヒロックが発生し
なかった第１の金属層１１とアルミニウム配線１５の不
良発生を更に抑制でき、第１の金属層１１とアルミニウ
ム配線１５の更なる長寿命化が実現できる。
【００３４】次に、この発明の第３の実施の形態につき
図３及び図４に従い説明する。図３はこの発明の第３の
実施の形態を示す平面図、図４は同断面図である。尚、
この第３の実施の形態においても第１及び第２の実施の
形態と同一部分には同一符号を付す。
【００３５】この第３の実施の形態は、第１の金属層１
１及び第２の金属層１２が半導体基板１上の異なる層間
絶縁膜２、３にそれぞれ形成されたホール２ａ、３ａに
埋め込まれたタングステン（Ｗ）からなる単層あるいは
積層の金属層で構成されている。そして、第１の金属層
１１に接続される複数のアルミニウム配線１４は第１の
金属層１１及び第２金属層１２が形成された層間絶縁膜
２、３の界面に存在する。この実施の形態においても第
１の金属層１１と第２の金属層１２に挟まれた複数のア
ルミニウム配線１４…のうち、最長の配線長をＬとする
と、ＬはＢｌｅｃｈ長以下になるように形成されてい
る。
【００３６】この第３の実施の形態の構造は以下のプロ
セスによって実現できる。まず、基板１内に形成された
回路ブロックの１層目のアルミニウム配線１３と２層目
のアルミニウム配線１４を導通させるために、層間絶縁
膜２にビアホールを形成すると同時に第２の金属層１２
を埋め込むホール２ａを形成する。
【００３７】続いて、ビアホールをブランケットＷ法ま
たは選択Ｗ法によってＷを埋め込む際に、ホール２ａ内
に第２の金属層１２をＷで同時に埋め込み形成する。
【００３８】次に、回路ブロックの２層目のアルミニウ
ム配線によりアルミニウム配線１４を形成する。
【００３９】そして、回路ブロックの２層目のアルミニ
ウム配線と３層目のアルミニウム配線を導通させるため
に、層間絶縁膜３にビアホール形成すると同時に第１の
金属層１１を埋め込むホール３ａを形成する。
【００４０】その後、ビアホールをブランケットＷ法ま
たは選択Ｗ法によってＷを埋め込む際に、ホール３ａ内
に第１の金属層１１を同時にＷで埋め込み形成する。
【００４１】回路ブロックの３層目のアルミニウム配線
によりボンディングパッド１０とアルミニウム配線１５
を形成する。
【００４２】上記のようなプロセスを採用することによ
って、従来プロセスに新たな工程を付加することなく、
この発明の半導体装置の構造を実現することができる。
そのため製造コストの増加を更に抑えつつ、半導体装置
の信頼性を向上させることができる。
【００４３】尚、第３の実施の形態においては、第１の
金属層１１及び第２の金属層１２は異なる層間絶縁膜２
または３中に形成されたホール２ａ（３ａ）をＷで埋め
込んで形成する例を示したが、第１の金属層１１及び第
２の金属層１２が同一の層間絶縁膜に形成されたホール
に埋め込まれたＷからなる単層あるいは積層の金属層で
あっても何らかまわない。
【００４４】例えば、回路ブロックが２層のアルミニウ
ム配線によって形成される場合には、次のプロセスによ
り実現できる。まず、回路ブロックの１層目のアルミニ
ウム配線によりアルミニウム配線１４を形成する。
【００４５】そして、回路ブロックの１層目のアルミニ
ウム配線と２層目のアルミニウム配線を導通させるビア
ホール形成と同時に第１の金属層１１及び第２の金属層
１２を埋め込むホールを形成する。
【００４６】続いて、ビアホールをブランケットＷ法ま
たは選択Ｗ法によってＷを埋め込む際に、第１金属層１
１及び第２金属層１２を同時にＷで埋め込み形成する。
【００４７】回路ブロックの２層目のアルミニウム配線
によりボンディングパッド１０とアルミニウム配線１５
及び１４を形成する。
【００４８】上記のプロセスを採用することによって、
第１の金属層１１及び第２の金属層１２が単一の層間絶
縁膜中に形成されたホールをＷで埋め込んでいる場合に
おいても、この発明の半導体装置の構造を従来プロセス
に新たな工程を付加することなく実現できる。
【００４９】図５及び図６にこの発明の第４の実施の形
態につき説明する。図５はこの発明の第４の実施の形態
を示す平面図、図５は同断面図である。尚、この第４の
実施の形態においても第１ないし第３の実施の形態と同
一部分には同一符号を付す。
【００５０】この第４の実施の形態においては、第１の
金属層１１及び第２の金属層１２に接続される複数のア
ルミニウム配線１４がボンディングパッド１０の下方に
あり、かつボンディングパッド１０が占有する領域内に
あることを示す。この構造を採用することによって、こ
の発明の効果を実現する構造（第１及び第２金属層１
１、１２及びアルミニウム配線１４）が全てボンディン
グパッド１０の下に形成されるため、従来のボンディン
グパッドと比較しても面積増加がない。そのため、従来
の半導体装置にこの発明を採用する場合、ボンディング
パッド部のみを本実施の形態のように交換するだけで良
く、レイアウトの変更作業が非常に簡便にすむ。つまり
従来の半導体装置にこの発明を採用する場合、ＣＡＤデ
ーターをそのまま利用でき、レイアウト作業のコストア
ップを抑えつつ長寿命化を実現させることが可能とな
る。
【００５１】また、上記第１ないし第４実施の形態例に
おいて、複数のアルミニウム配線２が１つの第２の金属
層１２に接続されているが、第２の金属層１２が複数個
ある場合も、この発明に含まれるものとする。但し、１
つの金属層１２に接続されるアルミニウム配線１４のう
ち、最長の配線長ＬはＢｌｅｃｈ長以下でなければなら
ない。
【００５２】一例を図７に示す。この第５の実施の形態
では、第２の金属層１２が２個有り、各々の金属層１２
へは複数に分割された第１の金属層１１に接続される複
数のアルミニウム配線１４が複数本毎接続されている。
また、アルミニウム配線１４のうち最長の配線長をＬと
すると、ＬはＢｌｅｃｈ長以下である。
【００５３】本実施の形態の構造を採用することによっ
て、アルミニウム配線１３つまり回路ブロックへの接続
点を複数個持つことができる。そのため、従来の半導体
装置と同様にボンディングパッド付近でのパターン設計
の自由度が向上し、半導体装置全体としてはより微細な
レイアウトが可能となる。その結果、更に製造コストを
抑制できる。
【００５４】尚、この発明では、アルミニウム配線１４
のうち最長の配線長をＬとした場合、ＬはＢｌｅｃｈ長
以下である必要があるが、サブハーフミクロン世代で用
いられるアルミニウム配線幅及び電流密度を考慮する
と、Ｂｌｅｃｈ長は２０μｍ程度と見積もられるのでア
ルミニウム配線１４は２０μｍ以下とすればこの発明の
効果は十分実現できる。
【００５５】
【発明の効果】以上説明したように、この発明の半導体
装置においては、アルミニウム配線はＢｌｅｃｈ長以下
なので第１及び第２の金属層の界面でボイドやヒロック
が起きにくく、配線寿命を著しく向上させることができ
る。
【００５６】また、ボンディングパッドと第１の金属層
の接続においては、ＥＭ寿命は、第１の金属層が分割さ
れているため第１の金属層が１個の場合と比較し、第１
の金属層の分割数だけ長くなり、ボンディングパッドと
第１の金属層の接続においても長寿命化を実現できる。
このため、ボンディングパッド付近でのアルミニウム配
線寿命を著しく向上でき、その結果半導体装置の信頼性
を向上させることができる。
【００５７】第１及び第２の金属層をタングステンで構
成することで、第１及び第２の金属層の成膜に、タング
ステンの成膜装置としてのサブハーフミクロン世代で使
用されている選択タングステン成膜装置やブラケットタ
ングステン装置が使用でき、製造コストの増加を抑えつ
つ、半導体装置の信頼性を向上させることができる。
【００５８】また、この発明は、少なくても回路ブロッ
クが２層以上のアルミニウム配線によって形成される場
合、第１及び第２の金属層を回路ブロックのビアホール
形成と同時に形成し、アルミニウム配線を回路ブロック
のアルミニウム配線と同時に形成できるため、従来プロ
セスに新たな工程を付加することなく、この発明の半導
体装置を実現できるので、製造コストの増加を更に抑え
つつ、半導体装置の信頼性を向上させることができる。
【００５９】更に、ボンディングパッドの下に第１及び
第２の金属層とアルミニウム配線のの全てを形成するこ
とで、従来のボンディングパッドと比較し面積増加がな
い。そのため、従来の半導体装置にこの発明を採用する
場合、ボンディングパッド部のみをこの発明のように変
更するだけで良く、レイアウト変更作業が非常に簡便に
済む。
【００６０】第２の金属層を複数個有することで、回路
ブロックへの接続点となるアルミニウム配線を複数個持
つことができ、従来の半導体装置と同様にボンディング
パッド付近でのパターン設計の自由度が向上し、半導体
装置全体としてはより微細なレイアウトが可能となる。
その結果、更に製造コストを抑制することができる。
【図面の簡単な説明】
【図１】この発明の第１の実施の形態を示す平面図であ
る。
【図２】この発明の第２の実施の形態を示す平面図であ
る。
【図３】この発明の第３の実施の形態を示す平面図であ
る。
【図４】この発明の第３の実施の形態を示す断面図であ
る
【図５】この発明の第４の実施の形態を示す平面図であ
る。
【図６】この発明の第４の実施の形態を示す断面図であ
る
【図７】この発明の第５の実施の形態を示す平面図であ
る。
【図８】従来の半導体装置を示す平面図である。
【符号の説明】
１１ 第１の金属層 １２ 第２の金属層 １３ アルミニウム配線 １４ アルミニウム配線

Claims (5)

    【特許請求の範囲】
  1. 【請求項１】 ボンディングパッドに接続される複数に
    分割された第１の金属層と、複数に分割された第１金属
    層に接続される複数のアルミニウム配線と、を備え、前
    記の複数のアルミニウム配線がＢｌｅｃｈ長以下の長さ
    で一つの第２の金属層に接続されることを特徴とする半
    導体装置。
  2. 【請求項２】 前記第１及び第２の金属層が、タングス
    テンからなる単層あるいは積層の金属層であることを特
    徴とする請求項１に記載の半導体装置。
  3. 【請求項３】 前記第１及び第２の金属層が同一または
    異なる層間絶縁膜に形成されたホールに埋め込まれたタ
    ングステンからなる単層あるいは積層の金属層であり、
    且つ第１の金属層に接続される複数のアルミニウム配線
    が第１及び第２の金属層が形成された層間絶縁膜の界面
    にあることを特徴とする請求項１に記載の半導体装置。
  4. 【請求項４】 前記第１及び第２の金属層と第１の金属
    層に接続される複数のアルミニウム配線がボンディング
    パッドの下方にあり、且つボンディングパッドが占有す
    る領域内にあることを特徴とする請求項３に記載の半導
    体装置。
  5. 【請求項５】 前記第２の金属層が複数個あることを特
    徴とする請求項１に記載の半導体装置。
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Families Citing this family (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2000269342A (ja) * 1999-03-12 2000-09-29 Toshiba Microelectronics Corp 半導体集積回路および半導体集積回路の製造方法
KR100422571B1 (ko) * 2000-12-22 2004-03-12 주식회사 하이닉스반도체 알루미늄의 화학적 기계적 연마공정에서의 부식을 방지하는 방법
US6762122B2 (en) * 2001-09-27 2004-07-13 Unitivie International Limited Methods of forming metallurgy structures for wire and solder bonding
WO2004001837A2 (en) 2002-06-25 2003-12-31 Unitive International Limited Methods of forming electronic structures including conductive shunt layers and related structures
US7547623B2 (en) 2002-06-25 2009-06-16 Unitive International Limited Methods of forming lead free solder bumps
JP2004247360A (ja) * 2003-02-10 2004-09-02 Nec Electronics Corp 半導体信頼性評価装置およびその評価方法
US7765686B2 (en) 2005-03-14 2010-08-03 Ricoh Company, Ltd. Multilayer wiring structure and method of manufacturing the same
US7674701B2 (en) 2006-02-08 2010-03-09 Amkor Technology, Inc. Methods of forming metal layers using multi-layer lift-off patterns
US7932615B2 (en) 2006-02-08 2011-04-26 Amkor Technology, Inc. Electronic devices including solder bumps on compliant dielectric layers
JP2007250965A (ja) * 2006-03-17 2007-09-27 Nec Electronics Corp 半導体集積回路装置
US20070284662A1 (en) * 2006-06-09 2007-12-13 International Business Machines Corporation Microelectronic structure including high current density resistor
JP2009070877A (ja) * 2007-09-11 2009-04-02 Nec Electronics Corp 半導体装置および半導体装置の評価方法
US7911803B2 (en) * 2007-10-16 2011-03-22 International Business Machines Corporation Current distribution structure and method
US7981771B2 (en) * 2008-06-04 2011-07-19 International Business Machines Corporation Structures and methods to enhance Cu interconnect electromigration (EM) performance
DE102008059503A1 (de) * 2008-11-28 2010-07-01 Advanced Micro Devices, Inc., Sunnyvale Leistungsverbesserung in Metallisierungssystemen von Mikrostrukturbauelementen durch Einbau von Metallstrukturen mit größeren Korngrenzen
US8164190B2 (en) * 2009-06-25 2012-04-24 International Business Machines Corporation Structure of power grid for semiconductor devices and method of making the same
US20110101534A1 (en) * 2009-11-04 2011-05-05 International Business Machines Corporation Automated short length wire shape strapping and methods of fabricting the same
US8694945B2 (en) * 2011-12-20 2014-04-08 Taiwan Semiconductor Manufacturing Co., Ltd. Automatic place and route method for electromigration tolerant power distribution
US9418934B1 (en) * 2015-06-30 2016-08-16 International Business Machines Corporation Structure and fabrication method for electromigration immortal nanoscale interconnects

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS60227444A (ja) 1984-04-26 1985-11-12 Nec Corp 半導体装置
JP3432284B2 (ja) * 1994-07-04 2003-08-04 三菱電機株式会社 半導体装置
JPH08213422A (ja) * 1995-02-07 1996-08-20 Mitsubishi Electric Corp 半導体装置およびそのボンディングパッド構造
JPH08293523A (ja) * 1995-02-21 1996-11-05 Seiko Epson Corp 半導体装置およびその製造方法
JP3457123B2 (ja) * 1995-12-07 2003-10-14 株式会社リコー 半導体装置
JPH10135298A (ja) * 1996-10-31 1998-05-22 Mitsubishi Electric Corp 配線の信頼性評価装置及びその方法

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