JPH0274039A - 電子回路装置 - Google Patents

電子回路装置

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JPH0274039A
JPH0274039A JP63227228A JP22722888A JPH0274039A JP H0274039 A JPH0274039 A JP H0274039A JP 63227228 A JP63227228 A JP 63227228A JP 22722888 A JP22722888 A JP 22722888A JP H0274039 A JPH0274039 A JP H0274039A
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Takayuki Maeda
前田　孝幸
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Texas Instruments Japan Ltd
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 イ、産業上の利用分野 本発明は電子回路装置に関するものである。
口、従来技術 従来、一般に電子回路装置では、例えばトランジスタ、
キャパシタ、抵抗、電源等の素子間を接続する配線が設
けられて回路が構成され、その配線材料としては例えば
Ａ１等が用いられている。
そこで、このＡ２等の配線中を大きな電流が流れると、
電子と原子又は粒子の衝突により電子の運動エネルギー
が原子又は粒子に移行し、これによってその原子又は粒
子が電子の流れる方向に少しずつ移動するという、いわ
ゆるエレクトロ・マイグレーション（Ｅｌｅｃｔｒｏｍ
ｉｇｒａｔｉｏｎ）と呼ばれる現象が起こると言われて
いる。
従って、このエレクトロ・マイグレーシロンは、配線中
を流れる電流の密度が増大することによって顕著になる
。そして、特に、配線中のこの原子又は粒子の移動に何
らかの不均一（例えば結晶粒界）があると、局部的に原
子又は粒子が少なくなって、この部分の配線が細（なる
と考えられている。この場合には、配線中に細い部分が
増え、配線全体の電気抵抗が高くなってしまう。最悪の
場合には配線が断線してしまうことになる。また、局部
的に原子又は粒子がたまってしまう部分では、いわゆる
ヒロック（ｈｉｌｌｏｃｋ）を形成する傾向があり、特
に多層配線構造では非常に大きな間Ｂ（即ち、このヒロ
ックにより配線間がショートしてしまうといった問題等
）となるとされている。
そして、このエレクトロ・マイグレーションによる配線
寿命は、電流密度の２〜３乗に逆比例するとされている
ため、今日のようなテバイスの微細化に伴う配線断面積
の縮小とそれによる電流密度の増大が、配線寿命を著し
く低下させることになる。
ハ５発明の目的 本発明の目的は、配線全体の電気抵抗を大きくすること
なく、効果的にエレクトロ・マイグレーションを抑制で
きる信頼性の高い（エレクトロ・マイグレーション耐性
の高い）電子回路装置を提供することにある。
二０発明の構成 即ち、本発明は、素子間を接続する配線が設けられ、実
質的に配線として機能しない島状の非配線部が前記配線
中において配線方向に沿う複数箇所に形成されている電
子回路装置に係るものである。なお、上記した「複数箇
所」とは、配線方向に沿う第１の箇所と第２の箇所とに
夫々上記非配線部が存在していること（但し、各°箇所
には非配線部が１つ又は２つもしくはそれ以上存在して
いること）を意味する。
ホ、実施例 以下、本発明の詳細な説明する。
第１図〜第５図は本発明の第１の実施例を示すものであ
る。
第１図及び第２図に示すように、ＩＣチップ１の絶縁層
１８上に幅広の配線１１ａ　（この配線は例えば後述す
る第３図の配線領域３に存在するものであってよく、例
えば線幅Ｗｌが５０μ百程度の電源配線等である。）が
設けられ、この配線１１ａには、線幅Ｗ２が例えば６μ
ｍ程度の幅狭の配線１１ｂ（この配線は、上記した第３
図の配線領域３に存在する電源配線から、同図に示す例
えば内部ロジック２への配線であってよい。）が分岐さ
れて設けられている。　この配ｖＡ１１ａ、Ｉｌｂは、
例えばＴｉＷ層上にＡ１−５ｉ　（１％）層を積層した
もので形成されていてよい。さらに、この幅狭の配線１
１ｂには、例えば長径ｄ、が２．０μｍで短径ｄ２が１
．０μｍ程度の楕円状の小孔１４（本例では、１個或い
は２個の夫々の孔の配線方向に沿う間隔ｌを等間隔例え
ば２μｍとし、さらに、夫々の小孔が配線の幅を等間隔
、例えば小孔１４が１個の部分では２．５μｍに区分す
るように設けられている。）が配線方向に沿う複数箇所
に形成されている。第１図では５箇所（図示は省略した
が、実際はより多数あり。）に小孔１４が形成されてい
る。即ち、配線方向に沿って配線１１ａ側から１箇所目
に１個、２箇所目に２個、３箇所目に１個、４箇所目に
２個、５箇所目に１個の小孔１４が形成されている。
なお、幅広の配線１１ａは例えば５０μｍと幅が広いの
で、十分に電流容量があり、小孔１４等を形成する必要
がない。
上述したように、本実施例による電子回路装置によれば
、配線１１ｂ中に楕円状の小孔１４を配線方向に沿って
複数箇所に形成しているので、この配線中を流れる電流
が複雑に分流して多様に流れることになる。従って、例
えば電子が配線１１ｂ中のＡ２原子等に与える運動量が
局部的に集中することなく、実質的に減少し、かつＡＩ
原子等の移動が、上記小孔によって困難になると考えら
れるため、エレクトロ・マイグレーションを抑制できる
。
他方、電子回路装置で一般に用いられている例、ｔ　ハ
Ａ　ｌ　６ｔＪ％でのエレクトロ・マイグレーションは
、その配線幅が２〜３μ個以下になると、急激に抑制さ
れて断線にまで至らなくなり、配線寿命が長くなること
が分った。即ち、例えばグレイン・サイズ（結晶粒径）
２．０μｍで、幅５．５μ―のＡ１配線１本に、所定の
電流密度で電流を流し続けた場合の配線寿命よりも、同
じ電流密度で幅２．５μｍの配線に電流を流し続けた場
合の方が配線寿命が大幅に長くなる。
このことを第４図（この場合、配線は、ＴＮＶ層上にＡ
ｌ−３ｉ配線を形成した二層構造のものである。）で説
明する。この図は、配線に電流密度２Ｘ１０ｈＡ／−の
電流を流した場合、この配線が不良に至るまでの時間（
平均不良時間）を示すものである。即ち、図に示すよう
に、配線材料のグレイン・サイズに対して配線幅を決め
ることによって、特に配線幅がグレイン・サイズの２倍
以下では、大幅に不良時間（配線寿命）が長くなってい
ることがわかる。なお、第５図は、配線に第４図と同様
の電流密度（２ｘｌＯ’　Ａ／ｃ＋＋りの電流を流して
ストレス試験を行った際の配線の抵抗変化を示したもの
であるが、通常動作時の電流密度（Ｉ　ＸＩＯ’　Ａ／
Ｃｌ１１）よりも１桁大きい電流密度下で、上記二層構
造の配線の抵抗変化はＡ７！−Ｓｉ単層の配線に比べて
緩やかであることが分る。
上述したことから明らかなように、第１図の例では、配
線１１ｂ中に小孔１４を配線方向に沿って複数箇所に形
成しているので、実効的な配線幅が２．５μｍ以下とな
り、グレイン・サイズ（２，０μｍ）に近（なる。従っ
て、Ａｌ原子等の移動が困難となるか、或いは移動でき
なくなり、しかもこれが小孔１４の存在によって助長さ
れるため、実効的に／ｌ原子等の移動を抑制することが
できると考えられる。換言すれば、配線の細い部分１３
では、第５図で示した線幅／グレイン・サイズが１．２
５以下となっているため、不良時間が大幅に長くなるの
である。その結果、エレクトロ・マイグレーシランを抑
制することができる。しかも、小孔１４は上述したよう
に微小であり、配線中の所定の場所に複数個形成するだ
けであるから、配線全体の電気抵抗はほとんど大きくな
らない。
上記の配線幅や小孔のサイズ、パターンは公知のエツチ
ング時のマスクパターンによって適切に決めることがで
きる。また、上記のグレイン・サイズはエツチング時の
熱処理条件を選ぶことによってコントロール可能である
。
なお、第３図は論理Ｖ　Ｌ　Ｓ　Ｉ　　（Ｖｅｒｙ　Ｌ
ａｒｇｅ　ＳｃａｌｅＩｎｔｅｇｒａｔｉｏｎ　）の一
部分の概略レイアウト図であり、図中の符号１はチップ
、２は例えばＣＭＯ５型の内部ロジック、３は配線領域
（電源及び接地配線等は図示省略）、４は周辺回路部、
５はポンディングパッド、６はＰチャネルＭＯ３Ｉ−ラ
ンジスタ、７はＮチャネルＭＯ３Ｉ−ランジスタである
。
第６図は本発明の他の実施例を示すものである。
即ち、上述の第１の実施例と同様に、配線１１ｂ（幅Ｗ
２は６．０μｍ程度）中に縦ｄ＋　　１．０μｍ、横ｄ
Ｚ　　２．０μｍの長方形の小孔１５が配線方向に沿っ
て４．０μｍごとのビ・７チｐ７′複数箇所（この例で
は４Ｍ所）に形成されている。
従って、本例の場合、小孔１５の配置が比較的単純であ
るが、上述したと同様の理由で第１の実施例と同様の利
点がある。
第７図の（ａ）〜（ｅ）は更に他の実施例を示すもので
あって、上述の例に比べて小孔の形状及び数を（ａ）及
び（ｂ）の１５、（ｃ）及び（ｄ）の１６、　（ｅ）の
１７のように変形したものである。
即ち、これらの場合にも、上述した利点をもっている。
以上、本発明を例示したが、上述の例は本発明の技術的
思想に基づいて更に変形可能である。
例えば上述の小孔の形状、数及びその形成箇所は適宜で
あってよく、形成方法も種々のエツチング法を採用でき
る。また、配線の材質もアルミニウムをはじめ、タング
ステンやモリブデン等の高融点金属、その他適宜のもの
を用いることができる。本発明の適用可能な配線は、上
述の例のような電源ラインだけでなく、通常の接続用配
線（この場合も比較的幅広の配線と比較的幅狭の配線が
連接されているときに効果的である。）にも通用してよ
い。
また、上述のような小孔を形成するのではなく、第８図
のように、配線中の所定の領域（即ち、小孔１４と同一
の領域）に所定形状の島状絶縁領域１９を形成すること
も可能である。この絶縁領域１９は小孔１４と同等の作
用をなすものである。
本発明は上述したロジック回路以外にも、ダイナミック
ＲＡＭ等のメモリー等にも勿論適用できる。
へ３発明の作用効果 本発明は上述のように、配線中において実質的に配線と
して機能しない島状の非配線部を配線方向に沿う複数箇
所に形成しているので、配線中の電流の流れを多様化し
、かつ配線構成材料の移動を困難にでき、これによって
配線全体として電気抵抗を大きくすることなしに、効果
的にエレクトロ・マイグレーションを抑制できる信顛性
の高い電子回路装置を提供できる。
【図面の簡単な説明】
第１図〜第８図は本発明の実施例を示すものであって、 第１図は第１の実施例による配線要部の拡大平面図、 第２図は第１図のｕ−ｎ線断面図 第３図は論理ＶＬＳ　Ｉの一部分を示す平面図、第４図
は線幅とグレイン・サイズの比に対する配線の平均不良
時間（寿命）を示すグラフ、第５図はストレス試験を行
った際の試験時間に対する抵抗変化率を示すグラフ、 第６図は他の実施例による配線要部の拡大平面図、 第７図（ａ）、（ｂ）、（ｃ）、（ｄ）、（ｅ）は他の
各実施例による配線要部の拡大平面図、第８図は更に他
の実施例による配線の第２図と同様の断面図 である。 なお、図面に示す符号において、 ■・−・−・・−・・−・−チップ ２−・−・−・・・・・−・・−・−内部ロシック３−
・−・−・−・・・−一−−−・配線領域４−・−・・
−・−・・−・・周辺回路部・−・・−・・・・ボンデ
ィングバンド６．７・−・・・・・−Ｎチャネル（或い
はＰチャネル）ＭＯＳトランジスタ １１　ａ　、　１１　ｂ　＝−−−−一配線１４．１５
．１６．１７．１９・−・・−非配線部（小孔又は絶縁
領域） である。 代理人　弁理士　　逢　坂　　　宏 第 図 第４ 幅／りＬイン・すＣで 第 図 第６ 図 第 図 （ｅ）

Claims (1)

    【特許請求の範囲】
  1. １、素子間を接続する配線が設けられ、実質的に配線と
    して機能しない島状の非配線部が前記配線中において配
    線方向に沿う複数箇所に形成されている電子回路装置。
JP63227228A 1988-09-09 1988-09-09 電子回路装置 Pending JPH0274039A (ja)

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