KR20060087516A - 능동 영역에 연결 가능한 고전류 구조 - Google Patents

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존 티. 가스너
마이클 디. 처치
사미르 파랍
폴 이. 주니어. 베이크만
데이비드 에이. 데크로스타
로버트 엘. 로메닉
크리스 에이. 맥카티
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인터실 아메리카스 인코포레이티드
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Abstract

연결 패드 하의 회로를 가진 집적 회로. 일실시예에서, 집적 회로는 기판, 최상부 도전층, 하나 이상의 중간 도전층, 절연 물질의 층 및 장치를 포함한다. 최상부 도전층은 적어도 하나의 연결 패드 및 상대적으로 단단한 물질의 서브-층을 가진다. 하나 이상의 중간 도전층은 최상부 도전층 및 기판 사이에 형성된다. 절연 물질의 층은 도전층을 분리한다. 또한, 절연 물질의 층 중 하나의 층은 상대적으로 강하고 최상부 도전층 및 최상부 도전층에 가장 가까운 중간 도전층 사이에 위치한다. 장치는 집적 회로 내에 형성된다. 또한, 적어도 최상부 도전층에 가장 가까운 중간 도전층은 연결 패드 하의 선택된 장치의 기능 배선을 위해 채택된다.
집적회로, 도전체, 절연체, 장치, 크랙

Description

능동 영역에 연결 가능한 고전류 구조{Active area bonding compatible high current structures}
본 발명은 2003년 8월 21일자로 미국 특허 가출원된 제 60/496,881 호 및 2003년 9월 30일자로 미국 특허 가출원된 제 60/507,539 호에 따른 이익을 주장하고, 이는 이하에서 참조로서 병합한다(대리인 관리번호는 각각 125.090USPR 및 125.090USP2).
본 발명은 일반적으로 반도체 장치의 형성에 관한 것이고, 보다 상세하게는 연결 패드 아래에 능동 회도를 형성하는 것에 관한 것이다.
집적 회로는 반도체 물질로 이루어진 기판 상 및/또는 내에 형성된 하나 이상의 전자장치로 구성된다. 전형적으로, 집적회로는 선택 장치를 형성하고 상기 장치들 사이를 연결하는데 사용하는 2개 이상의 금속층을 포함한다. 금속층도 집적회로의 연결을 입력 및 출력하기 위하여 전기적 경로를 구비한다. 집적회로의 입력과 출력에 대한 연결은 연결 패드를 통해 이루어진다. 연결 패드는 집적회로의 상부 금속층상에 형성된다. 연결 과정(즉, 본드 패드에 볼 연결 도선을 연결함)은 연결 패드가 형성된 금속층 아래에 형성된 모든 능동 회로에 손상을 줄 수 있다. 따라서, 현재의 회로 레이아웃 규정은 연결 패드 아래에 어떠한 회로도 형성되는 것을 허용하지 않거나 또는 조심스럽게 테스트될 수 밖에 없는 제한된 구조만을 허용한다.
연결 패드 아래의 손상은 많은 원인에 의해 유발될 수 있으나, 주로 연결 도선 연결공정중 일어나는 응력 및 패키징후의 2차적 응력에 기인한다. 예를 들어, 패키징후의 온도 이탈은 전체 구조상에서 측면 및 수직력을 일으킨다. 집적회로의 금속층은 대표적으로 더 경화된 산화층에 의해 상호 분리되는 연성 알루미늄으로 만들어진다. 더 경화된 산화층이 하지 않는 반면, 연성 알루미늄은 힘을 받으면 항복하려는 경향이 있다. 이것은 결국 산화층내에 크랙으로 이어진다. 산화층이 한번 크랙을 일으키면, 습기가 들어갈 수 있고, 이는 알루미늄층의 부식과 결국 회로 기능의 고장을 유발한다. 따라서, 전형적인 연결공정은 연결공정중 발생하는 손상을 방지하기 위해 버퍼로서만 기능하는 연결 패드 아래에 실제 영역을 필요로 하게 된다. 그러나, 칩 크기를 줄이고자 노력하는 칩 설계자로서는 연결 패드 아래의 실제 영역이 능동 회로 또는 연결로서 사용될 수 있기를 희망한다.
앞서 설명한 이유 및 이하에서 설명하는 그 밖의 이유들로 인해, 본 발명의 명세서를 읽고 이해하는 당업자에게 더욱 명백해질 것이며, 연결 패드 아래의 실제 영역을 능동 회로와 연결을 위해 효과적으로 사용하도록 하는 개선된 집적 회로가 당업계에서 필요할 것이다.
앞서 설명한 문제점 및 다른 문제점들은 본 발명에 의해 해소될 수 있으며, 이하의 상세한 설명을 읽고 연구함으로서 이해될 수 있을 것이다.
일 실시예에서, 집적회로가 공개된다. 집적회로는 기판, 최상부 도전층, 하나 이상의 중간도전층, 절연 물질과 장치들의 층으로 구성된다. 최상부도전층은 적어도 하나의 연결 패드와 상대적으로 딱딱한 물질로 이루어진 서브-층을 갖는다. 하나 이상의 중간도전층은 최상부도전층과 기판 사이에서 형성된다. 절연물질층은 도전층을 분리한다. 더욱이, 절연물질층중 하나의 층은 상대적으로 견고하고 그리고 최상부도전층과 최상부도전층에 가장 가까운 중간도전층 사이에 위치한다. 장치들은 집적회로내에 형성된다. 덧붙여, 최상부도전층에 가장 가까운 중간도전층은 적어도 연결 패드 아래의 선택 장치의 기능적 상호 연결을 위해 적용된다.
다른 실시예에서, 집적회로가 공개된다. 집적회로는 기판, 장치 영역, 최상부 금속층, 제 2 금속층 및 상대적으로 두꺼운 절연물질층으로 구성된다. 장치 영역은 기판 상 및 기판 내에 형성된다. 최상부금속층은 그 위에 형성된 하나 이상의 연결 패드를 갖는다. 장치 영역은 기판과 최상부금속층 사이에 위치한다. 제 2금속층은 최상부금속층과 장치 영역 사이에 위치한다. 상대적으로 두꺼운 절연물질층은 최상부금속층을 제 2 금속층으로부터 분리한다. 상대적으로 두꺼운 절연층은 균열을 방지하는데 적용된다.
또 다른 실시예에서, 다른 집적회로가 공개된다. 집적회로는 기판, 복수의 장치, 제 2 금속층 및 제 1 절연물질층으로 구성된다. 복수의 장치는 기판상 및 기판 내에 형성된다. 최상부금속층은 최상부금속층의 표면상에 형성된 적어도 하나의 연결 패드를 갖는다. 제 2 금속층은 최상부금속층과 기판 사이에 위치한다. 더욱이, 제 2 금속층은 집적회로를 강화하는데 사용되는 틈새를 갖는다. 제 1 절연물질층은 최상부금속층과 제 2 금속층 사이에 형성된다.
다른 실시예에서, 연결 패드 아래에 능동 회로를 갖는 집적회로의 형성방법이 공개된다. 상기 방법은 기판 상 및 기판 내에 장치를 형성하는 단계를 포함한다. 제 1 금속층을 형성한다. 제 1 금속층에 겹쳐서 상대적으로 두꺼운 제 1 절연물질층을 형성하고, 여기서 절연물질의 두께는 집적회로를 강하게 한다. 상대적으로 두꺼운 절연물질에 겹치도록 최상부금속층을 형성하고, 최상부층의 표면상에 연결 패드를 형성한다.
또 다른 실시예에서, 집적회로를 형성하는 단계가 공개된다. 상기 방법은 기판에 장치 영역을 형성하는 단계를 구성한다. 장치 영역에 겹치도록 제 1 금속층을 증착한다. 틈새를 형성하기 위하여 제 1 금속층을 패터링하고, 여기서 틈새는 전류 흐름 방향으로 연장된다. 제 1 금속층에 겹치도록 절연층을 형성하고, 틈새를 충진한다. 여기서 틈새는 더 단단한 절연물질의 기둥을 제공함으로써 집적회로를 튼튼하게 한다. 산화층에 겹치도록 최상부금속층을 증착하고, 최상부금속층의 표면상에 연결 패드를 형성한다.
또 다른 실시예에서, 집적회로를 형성하는 방법이 공개된다. 상기 방법은 기판 상 및 기판 내에 장치 영역을 형성하는 단계를 포함한다. 장치 영역에 겹치도록 제 1 금속층을 형성한다. 제 1 금속 영역에 겹치도록 절연층을 형성한다. 산화층 근처의 상대적으로 강한 물질로 이루어진 서브-층을 포함한 절연층에 겹치도록 최상부금속층을 형성한다. 그리고 최상부금속층의 표면상에 연결 패드를 형성한다.
바람직한 실시예의 설명과 이하의 도면들에 대한 관점에서 고려될 때, 본 발명은 더욱 용이하게 이해될 수 있고, 추가적인 장점들과 그 용도는 더욱 명백해질 것이다.
도 1은 본 발명의 일 실시예에 따른 집적회로의 부분 단면도,
도 2는 본 발명의 일 실시예에 따라 갭을 갖는 금속층의 일부를 나타내는 평면도,
도 3A 내지 도 3G는 본 발명에 따른 일 실시예에서 집적회로를 형성하는 한 방법을 나타내는 부분 측단면도이다.
통상의 실시에 따르면, 다양하게 설명된 특징들은 비율에 맞게 그려지지 않았지만 본 발명에 관련된 특정한 특징을 강조하도록 그려졌다. 참조번호는 도면과 설명을 통해 유사한 부재를 지칭한다.
바람직한 실시예의 상세한 설명에서, 참조는 첨부된 도면에 대해 이루어지고, 도면은 그 일부를 구성하며, 본 발명이 실시되는 바람직한 실시예를 도시함으로서 나타내어질 수 있다. 이들 실시예들은 당업자가 본 발명을 실시할 수 있을 정도로 충분히 상세히 설명된다. 그리고 다른 실시예들이 사용될 수 있고, 그리고 논리적, 기계적, 그리고 전기적 수정들은 본 발명의 요지와 범위로부터 벗어남이 없이 만들어질 수 있다. 따라서 이하의 상세한 설명들은 한정적 의미로 받아들여져서는 안되며, 본 발명은 범위는 특허청구범위와 그 균등물에 의해서만 정해져야 한다.
이하의 설명에서, 기판이라는 단어는 집적회로가 형성되는 모든 구조와 집적회로 제조의 다양한 단계들중 그러한 구조를 일반적으로 칭하는데 사용된다. 이 단어는 도핑된 그리고 미도핑된 반도체, 반도체 또는 절연물질을 지지하는 반도체의 엑피텍셜층, 그와 같은 층들의 조합 및 당업자에게 알려진 그러한 구조를 포함한다. 본 명세서에서 사용하는 상대 위치라는 단어는 웨이퍼나 기판의 방향과 무관하게 웨이퍼 또는 기판의 작업 표면 또는 통상의 평면에 평행한 평면상에 기초하여 정해진다. 본 명세서에서 사용하는 "수평면" 또는 "측면"이라는 단어는 웨이퍼나 기판의 방향과 무관하게 웨이퍼 또는 기판의 작업 표면 또는 통상의 평면에 평행한 평면으로서 정해진다. "수직"이라는 단어는 수평에 수직한 방향을 나타낸다. "상에", "측면에"("측벽"이라고도 함), "더 높은", "더 낮은", "걸쳐", "상부", 및 "아래" 와 같은 단어들은 웨이퍼나 기판의 방향과 무관하게 웨이퍼 또는 기판의 상부 표면상의 통상의 평면 또는 작업 평면에 대해 정해진다.
본 발명의 실시예는 연결 패드 아래에 능동 장치와 상호 연결을 위한 실제 영역의 사용을 가능하게 하는 집적회로의 구조와 방법을 제공한다. 또한, 본 발명의 실시예는 장치의 기능 배선에 대해 연결 패드 밑에 있는 모든 금속층을 사용하는 구조를 제공한다. 또한 본 발명의 실시예들은 TiN 최상부층에 초미세한 배선들과 연결 패드 밑에 동시에 존재할 수 있는 높은 전류들을 흐를 수 있게 하는 비교적 넓은 선들의 구조를 보여준다.
도 1은 본 발명의 제 1 실시예에서 통합된 회로(100)의 단면을 도시한다. 이 실시예에서, 통합된 회로(100)의 부분은 N-채널 MOS 전원 장치(102), N-DMOS 장치 (104)와 NPN 바이폴라 장치(106)를 포함하고 있는 것을 보여준다. 도 1은 3개의 도전성 층들을 또한 보여줌으로, 이 실시예는 첫 번째 금속층 M1(108), 두 번째 금속층 M2(110)과 셋 번째 금속층 M3(112)를 포함하고 있다. 금속층(108 110 및 112)은 알루미늄, 구리 등과 같은 도전성 물질로 만들어졌다. 게다가 또 다른 실시예에서, 금속층의 (108, 110 및 112)중 적어도 하나는 교호의 도전성 층들의 많은 서브-층들로 구성된 서브-마이크론에 의해 만들어졌다. 세 번째 금속층 M3(112)은 최상부 금속층(112)으로 언급될 수 있다. 설명한 대로, 연결 패드(130)는 패시베이션 층(132)를 형상화함으로 세 번째 금속 M3(112)의 표면 위에 만들어졌다. 볼 연결 와이어(114)(연결 와이어 (114))는 통합된 회로(100)의 입력 또는 출력을 제공하기 위해 연결 패드(130)과 연결되어 질 수 있다. 비록, 이 실시예가, 단지 3개의 금속층의 (108, 110 및 112)만을 보여주지만, 다른 실시예들은 많거나 또는 적은 금속층들을 가진다. 예를 들어, 3개의 금속층들 이상으로 가진 실시예들에서, 추가적인 금속층들은 금속층(108 및 110)사이에 만들어졌다. 각 배선 금속층(108, 110 및 112)는 침전화와 형상화와 같이 본 기술분야로 알려진 보통 방법들에 의해 형성되었다.
도 1의 설명대로, 비아(via)들(116)은 통합된 회로(100)의 장치들(102, 104 및 106) 사이에 전기적인 연결들을 만들기 위해 상호 금속층들 (110 및 108)로 선택적으로 연결된다. 더욱이 전기적인 연결들로 장치의 장치들(102, 104 및 106)과 첫번째 금속층(108)을 제공하는 비아들(118)을 보여준다.
제 1 실시예에서, 서브-마이크론 과정은 금속층 M2(110)과 금속층 M3(112) 형성으로 사용된다. 서브-마이크론 과정은 금속층을 형성하기 위해 많은 서브-층들로 사용한다. 제 1 실시예에서, 서브-층들은 Ti, TiN과 Al합금들의 교호의 층들로 되어있다. 게다가 제 1 실시예에서, 금속층(110)(즉 서브-층 단면 금속(112))의 서브-층들의 최상부층은 TiN 층(120)이 있다. 금속층(110)의 형상화 TiN 층(120)을 조성으로 하는 그것의 낮은 반영적인 속성들 때문에 이 위치에 사용된다. 그러나, 서브-층(120)의 실체는 크랙들이 금속층(112)로부터 금속층(110)으로 분리된 산화층안에 형성되려는 확률을 증가시키는 경향이 있다. 특히, TiN 층은 압력이 가해졌을 때 그것이 쉽게 구부러지는 경향이 있기 때문이다. 그 결과, 분리된 산화에 대한 측면의 압력들은 분리된 산화층에서 갈라짐이 형성되는 경향이 있다. 더 나아가 또 다른 실시예에서, TiW의 층은 서브-층(120)을 형성한다.
본 발명의 실시예들은 분리된 산화층(122)에서 크랙들 형상의 확률을 감소한다. 제 1 실시예에서, 분리된 산화층(122)(즉 금속층(112)로부터 금속층(110)으로 분리된 산화층)은 상대적으로 두껍게 형성되었다. 제 1 실시예에서, 분리된 산화층(122)은 적어도 1.5um 두께로 형성된다. 상대적으로 두꺼운 분리된 산화층(122)의 사용은 산화층(122)에서 형성된 크랙의 확률들은 감소한다. 게다가 또 다른 실시예에서, 분리된 산화층은 일반적으로 유전체 또는 절연층이 있다.
제 1 실시예를 좀더 살펴보면, 세 번째 금속층 M3(112)는 매우 뻣뻣하고 단단한 물질인 상대적으로 단단한 서브 층(126)을 포함하고 있다. 단단한 서브-층(126)은 분리된 산화층(122)과 근접하게 그리고 연결 패드(114)로 형성된 세 번째 금속층 M3의 반대 측면으로 형성된다. 단단한 서브 층(126)은 매우 뻣뻣하고 알루 미늄에 비해 단단하다. 단단한 서브 층은 산화(122)의 보다 큰 영역에 대해 측면과 수직 응력들이 고르게 분포되며 거기에 의해 산화(122)의 크랙의 경향을 감소시킨다. 제 1 실시예에서, 단단한 서브-층(126)에 사용된 물질은 TiN이다. 이것은 보편적인 서브-마이크론 침전과 에칭 기술들이 첨가된 TiN의 적합성 때문이다. 그러나 또 다른 실시예에서, 단단한 서브-층(126)은 질소화물이 있다. 제 1 실시예에서, 단단한 서브-층(126)은 대략 80nm 두께이다. 게다가 다른 실시예들은, TiW와 같은 물질들은 단단한 서브-층(126)에 사용된다.
또 다른 실시예에서, 두 번째 금속층 M2(110)은 선택된 영역들에서 갭(124)을 가지기 위해 형성된다. 두 번째 금속층(110)의 매우 넓은 (측면 폭들은) 구조가 약하기 때문에 크랙들이 분리된 산화층(122)에서 일어날 큰 기회를 야기시킨다. 이 실시예에서, 갭(124)은 보다 단단한 산화의 필라들을 제공함으로 강력한 구조의 경향이 있다. 통합된 회로의 기능에 관한 갭(124)의 충격은 적당한 레이아웃에 의하여 최소화된다. 즉, 레이아웃 설계가 중요하게 강요된 것이 않도록 갭의 밀도는 최소화될 수도 있다. 제 1 실시예에서, 갭(124)는 연결 패드들 밑에 두 번째 금속층 M2(110)의 총 영역의 10%이상도 안 된다. 또 다른 실시예에서, 두 번째 금속층 M2(110)을 통한 전류 흐름에 대한 충격과 같은 것으로 발생된 갭은 최소화된다. 두 번째 금속층 M2(110)을 통한 전류 흐름에 대한 충격을 최소화로 이루어진 갭(124)의 예는 도 2에서 도시된다. 도 2는 또한 세 번째 금속 레이어(112)를 도시한다.
도 3A에서 3G는 본 발명의 제 1 실시예의 관련된 각 측면을 도시한다. 도 3A는 회로기판(301)위에 통합된 회로(300)의 형성 출발의 부분적인 측단면을 도시한 다. 부분적인 측단면도는 N-채널 MOS(302), N-DMOS(304)와 NPN 장치(306)을 포함하는 이 실시예에서 통합된 회로(300)를 설명한다. 장치들의 다른 형식이 통합된 회로(300)로 형성될 수 있고 본 발명이 N-채널 MOS,N-MOS와 NPN 장치들로 통합된 회로들만으로 제한된 것이 아닌 것은 기술 분야에서 당업자에게 이해될 수 있다. 왜냐하면 장치들(302, 304 및 306)의 형성은 본 발명에서 중요한 부분이 아니기 때문에, 도 3은 그것들이 이미 형성된 것을 설명한다. 이러한 장치들 (302, 304 및 306)은 침전, 에칭 마스킹 그리고 주입과 같은 본 기술 분야로 알려진 기술들에 의해 형성되었다. 첫 번째 절연된 층(308)은 덮어씌우는 장치들인(302 및 304 및 306)으로 형성되었다. 제 1 실시예에서, 절연된 층(308)은 첫 번째 산화층(308)의 층이다. 비아들(310)은 마스킹과 에칭과 같은 본 기술분야로 알려진 기술들로 형성된다. 그러면, 비아들(310)은 첫 번째 금속층(312)와 장치들의 장치들(302, 304 및 306)을 가진 접촉들로 형성되기 위한 도전성 물질로 채워져 있다. 첫 번째 금속층(312)는 금속층을 첫 번째 침전함으로 형성되고 그 후 첫 번째 금속층(312)는 선택된 배선들의 형성으로 형상화되었다. 두 번째 졀연층(314)은 그 후 첫 번째 금속층 M1(312)와 첫 번째 산화층(308)의 노출된 영역들은 덮어씌우는 것으로 형성된다. 제 1 실시예에서, 두 번째 졀연층(314)는 두 번째 산화층(314)이다. 산화의 두 번째 층의 표면을 마스킹함과 첫 번째 금속층(312)로 형성된 선택 부분들을 아래로 비아들(316)을 에칭함으로서 비아들은 산화(314)의 두 번째 층을 형성되었다. 비아들(316)은 도전성 물질로 되어있다.
도 3B를 참조하면, 두 번째 금속층 M2(318)은 두 번째 산화층의 표면에 침전 되었다. 제 1 실시예에서, 두 번째 금속층(318)은 다른 금속들의 복수개의 교호층을 포함하고 있는 서브-마이크론 과정에 의해 형성되었다. 제 1 실시예에서, 금속의 교호 층은 Ti, TiN 그리고 Al 합금들이다. 두 번째 금속층 M2(318)의 최상부 서브층(320)은 두 번째 금속층 M2(318)의 형상으로 인해 TiN으로 만들어졌다. 최상부 서브층(320)은 도 3C에서 설명된다. 도 3C에서의 설명한 바로, 이 실시예에서,그 후 두 번째 금속층(318)은 갭(322)의 형성을 만들기 위해 형상화된다. 갭(322)는 단단한 산화의 필라들을 제공함으로 구조를 강하게 할 수 있다. 그 후 세 번째 졀연층(324)는 두 번째 금속층 M2로 덮어씌움으로 형상된다. 이것은 도 3D로 설명된다. 제 1 실시예에서, 세 번째 절연층(324)은 세 번째 산화층(324)이다. 세 번째 졀연층(324)은 또한 갭(322)로 채워진다. 제 1 실시예에서, 세 번째 층(324)(분리된 산화층(324))은 상대적으로 두껍게 형성되었다. 더욱이, 제 1 실시예에서 분리된 산화층(324)의 두께는 적어도 1.5um이다.
그 후 상대적으로 뻣뻣하고 단단한 금속층(326)의 층은 분리된 산화층(324)의 표면 위에 형성된다.이것은 도 3E에 설명된다. 이 단단한 층(326)은 분리된 산화층(324)의 큰 영역으로 있는 측면 압력과 수직 응력 고르게 분포되어있다. 몇 실시예에서는 단단한 층(326)의 TiN 또는 SiN과 같은 질소화합물의 층으로 형성된다. 하지만 또 다른 단단한 층(326)은 TiW의 층으로 형성된다. 또한, 제 1 실시예에서, 단단한 층(326)은 대략 80 nm의 두께로 형성되었다. 도 3F에 언급된 대로, 세 번째 금속층 M3(328)는 단단한 층(326)을 덮어씌움으로 형성된다. 제 1 실시예에서, 보편적인 서브-마이크론 침전과 에칭 공법으로 인해 세 번째 금속층 M3(328)의 형성 되는 동안 단단한 층(326)은 서브 층으로 형성된다. 하지만 또 다른 예(미도시)에서, 단단한 층(326)은 분리된 산화층(324)에 가까이 형성된 세 번째 금속층 M3(328)의 서브 층이 있다. 그 후 연결 패드(330)은 침전된 패시베인션 층(332)을 형상함으로 세 번째 금속층 M3(328)의 윗면에 형성된다. 이것은 도 3G에 설명되있다. 도 3G에 자세히 설명된 바로, 그 후 볼 연결 도선(334)은 연결 패드(330)과 연결된다. 비록 도는 없지만, 최상부 금속층(328)이 배선 장치들로 사용될 수 있도록 비아들은 상대적으로 두꺼운 산화(324)로 형성된다. 게다가, 단일의 통합된 회로가 복수 개의 연결 패드를 가지고 있는 것과 본 발명이 단일의 연결 패드로 제한되지 않은 것을 본 기술분야에서 이해할 수 있다.
비록 규정된 실시 예들이 설명되고 여기에 보여주기는 했지만, 그것은 같은 목적을 달성하기 위해 계산된 몇 개의 배열들은 규정된 실시예의 보기로 대체될 수 있는 것은 본 기술분야의 이러한 통상 기술에 의해 여겨질 것이다. 이 적용은 본 발명의 몇 개의 적합들과 변화들로 구성되어있다. 그러므로, 본 발명은 청구사항들과 거기에 동일한 것들에 의해 제한되어 있는 것은 명백한 것이다.

Claims (98)

  1. 집적회로로서:
    기판;
    적어도 하나의 연결패드와 비교적 단단한 재질의 서브-층을 갖는 최상부 도전층;
    상기 최상부 도전층과 상기 기판사이에 형성된 하나 또는 그 이상의 중간 도전층들;
    상기 중간 도전층들을 서로 격리시키는 절연물질층들; 및
    상기 집적회로내에 형성되는 장치들;을 포함하며,
    상기 절연물질층들 중의 하나는, 비교적 단단하면서 상기 최상부 도전층과 상기 최상부 도전층에 가장 가까운 중간 도전층사이에 위치하고,
    적어도 상기 최상부 도전층에 가장 가까운 상기 중간 도전층은 상기 연결패드아래의 상기 장치들을 선택하는 기능배선으로 적용되는 것을 특징으로 하는 집적회로.
  2. 제 1 항에 있어서, 상기 서브-층은 TiN으로 형성되는 것을 특징으로 하는 집적회로.
  3. 제 1 항에 있어서, 상기 서브-층은 TiW으로 형성되는 것을 특징으로 하는 집 적회로.
  4. 제 1 항에 있어서, 상기 서브-층은 질화물질로 형성되는 것을 특징으로 하는 집적회로.
  5. 제 1 항에 있어서, 상기 장치들은 비교적 고전류 장치들이며, 상기 하나 또는 그 이상의 중간 도전층들은 고전류를 허용하기 위하여 비교적 넓은 배선으로 형성되는 것을 특징으로 하는 집적회로.
  6. 제 1 항에 있어서, 상기 도전층들 중의 적어도 하나는:
    서브-마이크론 공정처리에 의해 형성된 도전 서브-층들을 더 포함하는 것을 특징으로 하는 집적회로.
  7. 제 1 항에 있어서, 상기 도전층들은 금속층들인 것을 특징으로 하는 집적회로.
  8. 제 7 항에 있어서, 상기 금속층들 중의 적어도 하나는 알루미늄과 구리를 포함하는 금속층 그룹으로부터의 금속층으로부터 형성되는 것을 특징으로 하는 집적회로.
  9. 제 1 항에 있어서, 상기 하나 또는 그 이상의 중간 도전층들은:
    비교적 두꺼운 절연층에 의해 상기 최상부 도전층과 격리되는 제 2 도전층을 더 포함하는 것을 특징으로 하는 집적회로.
  10. 제 9 항에 있어서, 상기 비교적 두꺼운 절연층은 적어도 1.5㎛ 두께의 산화층인 것을 특징으로 하는 집적회로.
  11. 제 9 항에 있어서, 상기 제 2 도전층은:
    상기 비교적 두꺼운 절연층에 인접위치된 TiN층을 더 포함하는 것을 특징으로 하는 집적회로.
  12. 제 9 항에 있어서, 상기 제 2 도전층은 갭들을 갖는 것을 특징으로 하는 집적회로.
  13. 제 12 항에 있어서, 상기 갭들은 상기 적어도 하나의 결합패드 아래에서 상기 제 2 금속층의 총 면적의 10% 이하를 차지하는 것을 특징으로 하는 집적회로.
  14. 제 12 항에 있어서, 상기 갭들은 상기 제 2 금속층을 통한 전류흐름에 대한 충격을 최소화하도록 배향되는 것을 특징으로 하는 집적회로.
  15. 집적회로로서:
    기판;
    상기 기판위와 내부에 형성되는 장치영역들;
    하나 또는 그 이상의 연결패드들이 위에 형성되는 최상부 금속층;
    상기 최상부 금속층과 상기 장치영역들사이에 위치되는 제 2 금속층;
    상기 제 2 금속층으로부터 상기 최상부 금속층을 격리시키는 비교적 두꺼운 절연물질층;을 포함하며,
    상기 장치영역들은 상기 기판과 상기 최상부 금속층사이에 위치하며,
    상기 비교적 두꺼운 절연층은 크랙을 방지하도록 적용되는 것을 특징으로 하는 집적회로.
  16. 제 15 항에 있어서, 상기 비교적 두꺼운 절연층은 적어도 1.5㎛ 두께이상의 산화층인 것을 특징으로 하는 집적회로.
  17. 제 15 항에 있어서, 상기 장치영역들과 상기 제 2 금속층사이에 위치하는 하나 또는 그 이상의 중간 금속층들을 더 포함하는 것을 특징으로 하는 집적회로.
  18. 제 15 항에 있어서, 상기 제 2 금속층은 상기 비교적 두꺼운 절연물질층에 인접위치한 TiN 서브-층을 포함하는 것을 특징으로 하는 집적회로.
  19. 제 15 항에 있어서, 상기 제 2 금속층은 상기 집적회로를 강화시켜주도록 적용되는 갭들을 포함하는 것을 특징으로 하는 집적회로.
  20. 제 19 항에 있어서, 상기 갭들은 상기 하나 또는 그 이상의 결합패드들 아래에 있는 상기 제 2 금속층의 총 면적의 10% 이하를 차지하는 것을 특징으로 하는 집적회로.
  21. 제 19 항에 있어서, 상기 갭들은 상기 제 2 금속층을 통한 전류흐름에 대한 충격을 최소화하도록 배향되는 것을 특징으로 하는 집적회로.
  22. 제 15 항에 있어서, 상기 비교적 두꺼운 절연층의 넓은 영역상에서의 수평 및 수직응력 모두를 분산시키도록 적용되는 비교적 단단한 물질층을 더 포함하는 것을 특징으로 하는 집적회로.
  23. 제 22 항에 있어서, 상기 비교적 단단한 물질층은 상기 최상부 금속층과 상기 비교적 두꺼운 절연층에 인접하여 형성되는 것을 특징으로 하는 집적회로.
  24. 제 22 항에 있어서, 상기 비교적 단단한 물질층은 TiN으로 형성되는 것을 특징으로 하는 집적회로.
  25. 제 22 항에 있어서, 상기 비교적 단단한 물질층은 TiW으로 형성되는 것을 특징으로 하는 집적회로.
  26. 제 22 항에 있어서, 상기 비교적 단단한 물질층의 두께는 대략 80nm인 것을 특징으로 하는 집적회로.
  27. 제 22 항에 있어서, 상기 비교적 단단한 물질층은 질화물질층인 것을 특징으로 하는 집적회로.
  28. 제 22 항에 있어서, 상기 비교적 단단한 물질층은 서브-마이크론 공정처리에 의해 형성된 상기 최상부 도전층의 서브-층인 것을 특징으로 하는 집적회로.
  29. 제 28 항에 있어서, 상기 비교적 단단한 물질층의 서브-층은 상기 비교적 두꺼운 절연층의 근처에서 형성되는 것을 특징으로 하는 집적회로.
  30. 집적회로로서:
    기판;
    상기 기판위와 내부에 형성되는 복수개의 장치들;
    적어도 하나의 연결패드들이 상면에 형성되는 최상부 금속층;
    상기 최상부 금속층과 상기 기판사이에 위치되며, 상기 집적회로를 강화시키 도록 하는 갭들을 갖는 제 2 금속층; 및
    상기 최상부 금속층과 상기 제 2 금속층사이에 형성된 제 1 의 절연물질층을 포함하는 것을 특징으로 하는 집적회로.
  31. 제 30 항에 있어서, 제 2 금속층내의 상기 갭들의 밀도는 상기 집적회로의 기능에 대한 충격을 최소화하도록 최소화되는 것을 특징으로 하는 집적회로.
  32. 제 30 항에 있어서, 상기 갭들은 상기 관련된 결합패드 아래에서의 상기 제 2 금속층의 총 면적의 10% 이하를 차지하는 것을 특징으로 하는 집적회로.
  33. 제 30 항에 있어서, 상기 갭들은 전류흐름의 방향으로 확장되는 것을 특징으로 하는 집적회로.
  34. 제 30 항에 있어서, 상기 최상부 금속층은 상기 제 1 절연층에 인접위치한 비교적 단단한 서브-층을 포함하는 것을 특징으로 하는 집적회로.
  35. 제 30 항에 있어서, 상기 제 2 금속층은 상기 제 1 절연층에 인접위치한 TiN 서브-층을 포함하는 것을 특징으로 하는 집적회로.
  36. 제 30 항에 있어서, 상기 제 2 금속층은 상기 제 1 절연층에 인접위치한 TiW 서브-층을 포함하는 것을 특징으로 하는 집적회로.
  37. 제 30 항에 있어서, 상기 제 1 절연층은 비교적 두꺼운 것을 특징으로 하는 집적회로.
  38. 제 37 항에 있어서, 상기 제 1 절연층은 적어도 1.5㎛ 두께의 제1산화층인 것을 특징으로 하는 집적회로.
  39. 기판내 및 기판상에 장치들을 형성하는 단계;
    제 1 금속층을 형성하는 단계;
    상기 제 1 금속층을 씌우는 상대적으로 두꺼운 절연물질의 제 1 층을 형성하는 단계;
    상기 상대적으로 두꺼운 절연층을 씌우는 최상부 금속층을 형성하는 단계; 및
    상기 최상부층 표면위에 연결패드를 형성하는 단계;를 포함하며,
    상기 제 1 절연층의 두께는 집적회로를 강화하는 것을 특징으로 하는 연결패드 밑에 회로를 구비한 집적회로를 형성하는 방법.
  40. 제 39 항에 있어서,
    상기 상대적으로 두꺼운 절연물질의 제 1 층은 적어도 1.5㎛ 두께를 갖는 산 화물층인 것을 특징으로 하는 연결패드 밑에 회로를 구비한 집적회로를 형성하는 방법.
  41. 제 39 항에 있어서,
    상기 장치들과 상기 제 1 금속층 사이에 하나 이상의 중간 금속층을 형성하는 단계를 더 포함하는 것을 특징으로 하는 연결패드 밑에 회로를 구비한 집적회로를 형성하는 방법.
  42. 제 39 항에 있어서,
    상기 제 1 금속층을 형성하는 단계는 갭을 형성하도록 상기 제 1 금속층을 패터닝하는 단계를 더 포함하는 것을 특징으로 하는 연결패드 밑에 회로를 구비한 집적회로를 형성하는 방법.
  43. 제 42 항에 있어서,
    상기 갭은 상기 연결패드 밑의 상기 제 1 금속층 전체 면적의 단지 10%를 차지하는 것을 특징으로 하는 연결패드 밑에 회로를 구비한 집적회로를 형성하는 방법.
  44. 제 42 항에 있어서,
    상기 갭은 상기 제 1 금속층을 관통하는 전류흐름의 충격이 최소화되도록 하 는 방향으로 형성되는 것을 특징으로 하는 연결패드 밑에 회로를 구비한 집적회로를 형성하는 방법.
  45. 제 42 항에 있어서,
    상기 갭은 상기 제 1 금속층내의 전류흐름 방향으로 확장되도록 형성되는 것을 특징으로 하는 연결패드 밑에 회로를 구비한 집적회로를 형성하는 방법.
  46. 제 39 항에 있어서,
    상기 최상부 금속층을 형성하는 단계는 상대적으로 단단한 물질의 서브-층을 형성하는 단계를 더 포함하는 것을 특징으로 하는 연결패드 밑에 회로를 구비한 집적회로를 형성하는 방법.
  47. 제 46 항에 있어서,
    상기 상대적으로 단단한 물질은 TiN인 것을 특징으로 하는 연결패드 밑에 회로를 구비한 집적회로를 형성하는 방법.
  48. 제 46 항에 있어서,
    상기 상대적으로 단단한 물질은 질화물층으로부터 만들어지는 것을 특징으로 하는 연결패드 밑에 회로를 구비한 집적회로를 형성하는 방법.
  49. 제 46 항에 있어서,
    상기 상대적으로 단단한 물질은 상기 상대적으로 두꺼운 절연물질의 제 1 층 근처에 형성되는 것을 특징으로 하는 연결패드 밑에 회로를 구비한 집적회로를 형성하는 방법.
  50. 기판내에 장치영역을 형성하는 단계;
    상기 장치영역을 씌운 제 1 금속층을 증착하는 단계;
    전류흐름 방향으로 뻗는 갭을 형성하도록 상기 제 1 금속층을 패터닝하는 단계;
    상기 제 1 금속층을 씌우고 상기 갭에 채워지는 절연층을 형성하는 단계, 여기서, 상기 갭은 더욱 단단한 절연물질의 필러를 제공함으로서 집적회로를 강화하며;
    상기 절연층을 씌우는 최상부 금속층을 형성하는 단계; 및
    상기 최상부층 표면위에 연결패드를 형성하는 단계;를 포함하는 것을 특징으로 하는 집적회로를 형성하는 방법.
  51. 제 50 항에 있어서,
    상기 절연층은 적어도 1.5㎛ 두께를 갖는 산화물층인 것을 특징으로 하는 집적회로를 형성하는 방법.
  52. 제 50 항에 있어서,
    상기 제 1 금속층내의 상기 갭은 상기 연결패드 밑의 상기 금속선의 전체 면적의 단지 10%를 차지하는 것을 특징으로 하는 집적회로를 형성하는 방법.
  53. 제 50 항에 있어서,
    상기 최상부 금속층을 형성하는 단계는 상기 절연층에 인접한 상대적으로 단단한 물질의 서브-층을 형성하는 단계를 더 포함하는 것을 특징으로 하는 집적회로를 형성하는 방법.
  54. 제 53 항에 있어서,
    상기 상대적으로 단단한 물질은 TiN인 것을 특징으로 하는 집적회로를 형성하는 방법.
  55. 제 53 항에 있어서,
    상기 상대적으로 단단한 물질은 TiW인 것을 특징으로 하는 집적회로를 형성하는 방법.
  56. 제 53 항에 있어서,
    상기 상대적으로 단단한 물질은 질화물 서브-층으로부터 만들어지는 것을 특징으로 하는 집적회로를 형성하는 방법.
  57. 기판내 및 기판상에 장치영역을 형성하는 단계;
    상기 장치영역을 씌우는 제 1 금속층을 형성하는 단계;
    상기 제 1 금속층을 씌우는 절연층을 형성하는 단계;
    상기 절연층 가까이에 상대적으로 단단한 물질의 서브-층을 포함하는 상기 절연층을 씌우는 최상부 금속층을 형성하는 단계; 및
    상기 최상부층 표면위에 연결패드를 형성하는 단계;를 포함하는 것을 특징으로 하는 집적회로를 형성하는 방법.
  58. 제 57 항에 있어서,
    상기 상대적으로 두꺼운 물질의 서브-층은 TiN인 것을 특징으로 하는 집적회로를 형성하는 방법.
  59. 제 57 항에 있어서,
    상기 상대적으로 단단한 물질은 TiW인 것을 특징으로 하는 집적회로를 형성하는 방법.
  60. 제 57 항에 있어서,
    상기 상대적으로 두꺼운 물질의 서브-층은 질화물층으로부터 만들어지는 것을 특징으로 하는 집적회로를 형성하는 방법.
  61. 제 57 항에 있어서,
    상기 절연층은 적어도 1.5㎛ 두께를 갖는 산화물층인 것을 특징으로 하는 집적회로를 형성하는 방법.
  62. 제 57 항에 있어서,
    상기 제 1 금속층을 형성하는 단계는, 상기 연결패드 밑의 상기 제 1 금속층 전체 층면적의 단지 10%를 차지하는 갭을 형성하도록 상기 제 1 금속층을 패터닝하는 단계를 더 포함하는 것을 특징으로 하는 집적회로를 형성하는 방법.
  63. 제 57 항에 있어서,
    상기 제 1 금속층과 상기 장치영역 사이에 하나 이상의 중간 금속층을 형성하는 단계; 및
    상기 장치들 사이에 상호연결되도록 하나 이상의 중간 금속층을 패터닝하는 단계;를 더 포함하는 것을 특징으로 하는 집적회로를 형성하는 방법.
  64. 제 14 항에 있어서,
    상기 갭은 상기 제 2 금속층을 관통하는 전류흐름에 충격을 최소화하도록 하는 방향을 가지며,
    상기 갭은 상기 전류흐름 방향으로 확장하는 것을 특징으로 하는 집적회로.
  65. 제 21 항에 있어서,
    상기 갭은 상기 제 2 금속층을 관통하는 전류흐름에 충격을 최소화하도록 하는 방향을 가지며,
    상기 갭은 상기 전류흐름 방향으로 확장하는 것을 특징으로 하는 집적회로.
  66. 제 39 항에 있어서,
    기판내 및 기판상에 장치들을 형성하는 단계는 상기 장치들 중 적어도 하나를 연결패드 밑에 형성하는 단계를 포함하는 것을 특징으로 하는 연결패드 밑에 회로를 구비한 집적회로를 형성하는 방법.
  67. 제 50 항에 있어서,
    상기 연결패드는 상기 장치영역들 중 적어도 하나 위에 직접 형성되는 것을 특징으로 하는 집적회로를 형성하는 방법.
  68. 기판;
    적어도 하나의 연결패드와 적어도 하나의 서브-층을 구비한 최상부 도전층;
    상기 기판과 상기 최상부 도전층 사이에 형성된, 상기 최상부 도전층의 나머지 서브-층보다 상대적으로 더 단단한 하나 이상의 중간 도전층;
    상기 하나 이상의 도전층을 각각 분리하는 하나 이상의 절연물질층; 및
    상기 집적회로내에 형성된 장치들;을 포함하며,
    상기 최상부 도전층에 가장 가까운 적어도 상기 중간 도전층이 상기 연결패드 밑의 선택된 장치들의 기능 배선을 위하여 적용되는 것을 특징으로 하는 집적회로.
  69. 제 68 항에 있어서,
    상기 적어도 하나의 서브-층은 TiN, SiN 및 TiW를 포함하는 군으로부터 선택된 하나인 것을 특징으로 하는 집적회로.
  70. 제 68 항에 있어서,
    상기 적어도 하나의 중간 도전층은 갭을 구비한 것을 특징으로 하는 집적회로.
  71. 제 70 항에 있어서,
    상기 갭은 전류흐름에서의 충격을 최소화하도록 전류흐름 방향으로 확장하는 것을 특징으로 하는 집적회로.
  72. 제 68 항에 있어서,
    상기 적어도 하나의 중간 도전층은 상기 최상부 도전층에 가장 가까운 중간 도전층 것을 특징으로 하는 집적회로.
  73. 제 68 항에 있어서,
    상기 절연물질층 중의 하나의 층은 나머지 절연물질층보다 더 두꺼우며, 상기 최상부 도전층과 상기 최상부 도전층에 가장 가까운 중간 도전층 사이에 위치되는 것을 특징으로 하는 집적회로.
  74. 기판;
    상기 기판 상에 그리고 내에 형성된 장치 영역;
    최상부 금속층, 상기 최상부 금속층은 그 상에 형성된 하나 이상의 연결 패드를 가지고, 상기 장치 영역이 상기 기판과 상기 최상부 금속층 사이에 위치함;
    상기 최상부 금속층과 상기 장치 영역 사이에 위치하는 제 2 금속층; 및
    상기 제 2 금속층으로부터 상기 최상부 금속층을 분리하는 절연 물질의 제 1 층;을 포함하고, 상기 절연층은 크랙킹에 저항하도록 선택되는 두께를 가지는 것을 특징으로 하는 집적 회로.
  75. 제 74 항에 있어서, 상기 절연 물질의 층은 적어도 1.5 ㎛ 두께인 것을 특징으로 하는 집적 회로.
  76. 제 74 항에 있어서, 상기 제 2 금속층은 전류 흐름의 방향으로 확장하는 하나 이상의 갭을 가지는 것을 특징으로 하는 집적 회로.
  77. 제 74 항에 있어서,
    상기 제 2 금속층을 포함하는, 상기 최상부 금속층 및 상기 기판 사이의 복수의 중간 금속층; 및
    상기 절연 물질의 제 1 층을 포함하는, 상기 도전층을 서로 분리하는 절연 물질의 층;을 더 포함하는 것을 특징으로 하는 집적 회로.
  78. 제 77 항에 있어서, 상기 하나 이상의 연결 패드 하의 상기 복수의 중간 도전층은 능동 장치 및 기능 배선을 위해 채택되는 것을 특징으로 하는 집적 회로.
  79. 집적 회로로서,
    기판;
    최상부 도전층, 상기 최상부 도전층은 그 상에 형성된 적어도 하나의 연결 패드를 가짐;
    상기 최상부 도전층 및 상기 기판 사이에 형성된 하나 이상의 중간 도전층;
    상기 하나 이상의 도전층을 서로 분리하는 하나 이상의 절연 물질의 층;
    상기 접적 회로를 강화하기 위해 채택된 갭을 가지는 상기 최상부 도전층에 가장 가까운 상기 하나 이상의 중간 도전층 중 하나; 및
    상기 집적 회로 내에 형성된 장치;를 포함하고, 상기 하나 이상의 중간 도전층은 상기 연결 패드 하에서 선택된 장치의 기능 배선을 위해 채택되는 것을 특징 으로 하는 집적 회로.
  80. 제 79 항에 있어서,
    상기 최상부 도전층에 가장 가까운 상기 적어도 하나의 중간 도전층을 분리하는 상기 하나 이상의 절연 물질의 층 중 하나 및 상기 최상부 도전층 사이에 형성되고, 상기 최상부 도전층보다 단단한 상대적으로 단단한 물질의 서브-층을 더 포함하는 것을 특징으로 하는 집적 회로.
  81. 제 79 항에 있어서, 상기 절연 물질의 층 중 하나의 층은 상기 다른 절연 물질의 층보다 두껍고 상기 최상부 도전층 및 상기 최상부 도전층에 가장 가까운 중간 도전층 사이에 위치하는 것을 특징으로 하는 집적 회로.
  82. 제 79 항에 있어서, 상기 최상부 도전층에 가장 가까운 상기 하나 이상의 중간 도전층 중 상기 하나의 상기 갭은 전류 흐름에 대한 충격을 최소화하기 위해 전류 흐름의 방향으로 확장하는 것을 특징으로 하는 집적 회로.
  83. 제 79 항에 있어서, 상기 최상부 도전층에 가장 가까운 상기 하나 이상의 중간 도전층 중 상기 하나의 상기 갭은 상기 적어도 하나의 연결 패드 하의 면적의 10% 이상 차지하지 않는 것을 특징으로 하는 집적 회로.
  84. 집적 회로로서,
    기판;
    최상부 도전층, 상기 최상부 도전층은 그 상에 형성된 적어도 하나의 연결 패드 및 적어도 하나의 서브-층을 가지고, 상기 적어도 하나의 서브-층은 상기 나머지 최상부 도전층보다 상대적으로 단단한 것을 특징으로 함;
    상기 최상부 도전층 및 상기 기판 사이에 형성된 하나 이상의 중간 도전층, 상기 최상부 도전층에 가장 가까운 상기 하나 이상의 중간 도전층 중 하나는 상기 집적 회로를 강화하기 위해 채택된 갭을 가짐;
    상기 하나 이상의 중간 도전층 중 상기 가장 가까운 하나로부터 상기 최상부 금속층을 분리하는 절연 물질의 제 1 층을 포함하고, 크랙킹에 저항하기 위해 선택된 두께를 가지는, 상기 하나 이상의 도전층을 서로 분리하는 하나 이상의 절연 물질의 층;
    상기 집적 회로 내에 형성된 장치;를 포함하고, 상기 적어도 하나의 연결 패드 하의 상기 하나 이상의 중간 도전층은 능동 장치 및 기능 배선을 위해 채택되는 것을 특징으로 하는 집적 회로.
  85. 기판 상에 그리고 내에 장치를 형성하는 단계;
    상기 기판을 덮는 하나 이상의 중간 도전층을 형성하는 단계;
    상기 하나 이상의 도전층을 서로 분리하는 하나 이상의 절연 물질의 층을 형성하는 단계;
    최상부 도전층을 형성하는 단계, 상기 최상부 도전층은 상기 나머지 최상부 도전층보다 상대적으로 단단한 물질의 적어도 하나의 서브-층을 포함; 및
    상기 최상부 도전 표면 상에 적어도 하나의 연결 패드를 형성하는 단계;를 포함하고, 상기 상대적으로 단단한 물질의 적어도 하나의 서브-층은 상기 적어도 하나의 연결 패드 하의 하나 이상의 중간 도전층이 상기 장치 중 선택된 것의 기능 배선을 위해 사용될 수 있도록 상기 적어도 하나의 연결 패드 하의 상기 적어도 하나의 중간 도전층의 크랙킹을 방지하기 위해 채택된 것을 특징으로 하는 집적 회로 형성의 방법.
  86. 제 85 항에 있어서, 상기 상대적으로 단단한 서브-층은 TiN, SiN 및 TiW를 포함하는 물질의 그룹 중 하나로 만들어지는 것을 특징으로 하는 집적 회로 형성의 방법.
  87. 제 85 항에 있어서,
    상기 최상부 도전층 및 상기 최상부 도전층에 가장 가까운 중간 도전층 사이의 상기 하나 이상의 절연 물질의 층 중 하나를 상기 나머지 하나 이상의 절연 물질의 층보다 상대적으로 두껍게 되도록 형성하는 단계를 더 포함하는 것을 특징으로 하는 집적 회로 형성의 방법.
  88. 제 85 항에 있어서,
    상기 하나 이상의 중간 도전층을 통해 통과하는 상대적으로 단단한 절연 물질의 필라를 형성하기 위해 상기 하나 이상의 중간 도전층 중 하나 내에 갭을 형성하는 단계를 더 포함하는 것을 특징으로 하는 집적 회로 형성의 방법.
  89. 제 88 항에 있어서, 상기 하나 이상의 중간 도전층 중 상기 하나는 상기 최상부 도전층에 가장 가까운 상기 중간 도전층인 것을 특징으로 하는 집적 회로 형성의 방법.
  90. 기판 상에 그리고 내에 장치를 형성하는 단계;
    상기 기판을 덮는 제 1 금속층을 형성하는 단계;
    상기 제 1 금속층을 덮는 최상부 금속층을 형성하는 단계;
    상기 최상부 금속층 상에 적어도 하나의 연결 패드를 형성하는 단계; 및
    상기 제 1 금속층으로부터 상기 최상부 금속층을 분리하는 절연 물질의 제 1 층을 형성하는 단계;를 포함하고, 상기 절연 물질의 제 1 층은 크랙킹에 저항하도록 선택된 두께를 가지는 것을 특징으로 하는 집적 회로 형성의 방법.
  91. 제 90 항에 있어서, 상기 절연 물질의 제 1 층은 적어도 1.5 ㎛ 두께가 되도록 형성되는 것을 특징으로 하는 집적 회로 형성의 방법.
  92. 제 90 항에 있어서,
    상기 제 1 금속층 및 상기 기판 사이에 하나 이상의 중간 금속층을 형성하는 단계; 및
    상기 하나 이상의 중간 금속층을 서로 분리하기 위해 하나 이상의 절연층을 형성하는 단계;를 더 포함하는 것을 특징으로 하는 집적 회로 형성의 방법.
  93. 제 90 항에 있어서,
    상기 절연 물질의 제 1 층의 크랙킹의 가능성을 감소시키기 위해 상기 하나 이상의 연결 패드의 상기 형성 동안 발생하는 상기 최상부 금속층 상의 응력이 상기 절연 물질의 제 1 층의 더 넓은 영역으로 분배되도록 상기 나머지 최상부 금속층보다 상대적으로 단단한, 상기 최상부 금속층 및 상기 절연 물질의 제 1 층 사이의 물질의 서브-층을 형성하는 단계를 더 포함하는 것을 특징으로 하는 집적 회로 형성의 방법.
  94. 제 90 항에 있어서,
    상기 제 1 금속층을 통해 통과하는 상대적으로 단단한 졀연 물질의 필라를 형성하기 위해 상기 제 1 금속층 내에 갭을 형성하는 단계를 더 포함하는 것을 특징으로 하는 집적 회로 형성의 방법.
  95. 기판 내에 그리고 상에 장치를 형성하는 단계;
    상기 기판을 덮는 최상부 도전층을 형성하는 단계;
    상기 최상부 도전층 상에 적어도 하나의 연결 패드를 형성하는 단계;
    상기 최상부 도전층 및 상기 기판 사이에 하나 이상의 중간 도전층을 형성하는 단계;
    상기 하나 이상의 도전층을 서로 분리하는 하나 이상의 절연 물질의 층을 형성하는 단계; 및
    상기 최상부 도전층에 가장 가까운 상기 하나 이상의 중간 도전층 중 하나에, 상기 최상부 도전층에 가장 가까운 상기 하나 이상의 중간 도전층 중 상기 하나를 통해 통과하는 상대적으로 단단한 절연 물질의 필라를 형성하여 상기 적어도 하나의 연결 패드 하에 상기 하나 이상의 중간 도전층의 크랙킹을 방지하기 위해 채택된 갭을 형성하는 단계;를 포함하고, 상기 하나 이상의 중간 도전층은 상기 연결 패드 하의 선택된 장치의 기능 배선을 위해 채택된 것을 특징으로 하는 집적 회로 형성의 방법.
  96. 제 95 항에 있어서, 상기 최상부 도전층에 가장 가까운 상기 하나 이상의 중간 도전층 중 상기 하나 내의 상기 갭은 전류 흐름 상의 상기 갭의 효과를 감소시키기 위해 상기 전류 흐름의 방향으로 형성되는 것을 특징으로 하는 직접 회로 형성의 방법.
  97. 제 95 항에 있어서,
    상기 하나 이상의 절연 물질의 층의 크랙킹의 가능성을 감소시키기 위해 상 기 적어도 하나의 연결 패드의 상기 형성 단계 동안 발생하는 상기 최상부 도전층 상의 응력이 상기 하나 이상의 절연 물질의 층의 더 넓은 영역으로 분배되도록 상기 나머지 최상부 도전층보다 상대적으로 단단한, 상기 최상부 도전층 및 상기 최상부 도전층으로부터 가장 가까운 상기 하나 이상의 중간 도전체 중 상기 하나를 상기 최상부 도전층으로부터 분리하는 상기 절연 물질의 층 중 하나 사이의 절연 물질의 서브-층을 형성하는 단계를 더 포함하는 것을 특징으로 하는 집적 회로 형성의 방법.
  98. 제 95 항에 있어서,
    상기 최상부 도전층 및 상기 최상부 도전층으로부터 가장 가까운 중간 도전층 사이의 상기 하나 이상의 절연 물질의 층 중 하나를 상기 나머지 하나 이상의 절연 물질의 층보다 상대적으로 두껍도록 형성하는 단계를 더 포함하는 것을 특징으로 하는 집적 회로 형성의 방법.
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Families Citing this family (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8274160B2 (en) 2003-08-21 2012-09-25 Intersil Americas Inc. Active area bonding compatible high current structures
JP2007005539A (ja) * 2005-06-23 2007-01-11 Seiko Epson Corp 半導体装置
JP4605378B2 (ja) 2005-07-13 2011-01-05 セイコーエプソン株式会社 半導体装置
JP2007042817A (ja) * 2005-08-02 2007-02-15 Sanyo Electric Co Ltd 絶縁ゲート型半導体装置およびその製造方法
US7701070B1 (en) 2006-12-04 2010-04-20 Xilinx, Inc. Integrated circuit and method of implementing a contact pad in an integrated circuit
US7888257B2 (en) * 2007-10-10 2011-02-15 Agere Systems Inc. Integrated circuit package including wire bonds
KR101360815B1 (ko) * 2007-10-31 2014-02-11 에이저 시스템즈 엘엘시 반도체 디바이스를 위한 본드 패드 지지 구조체
CN101996993A (zh) * 2009-08-13 2011-03-30 中芯国际集成电路制造(上海)有限公司 利用单一金属化的焊盘下的器件
US20110156260A1 (en) * 2009-12-28 2011-06-30 Yu-Hua Huang Pad structure and integrated circuit chip with such pad structure
JP6074984B2 (ja) * 2012-09-28 2017-02-08 ローム株式会社 半導体装置

Family Cites Families (36)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4695868A (en) * 1985-12-13 1987-09-22 Rca Corporation Patterned metallization for integrated circuits
US5133054A (en) * 1987-10-20 1992-07-21 Sharp Kabushiki Kaisha Data transmission apparatus for autonomously and selectively transmitting data to a plurality of transfer path
US4893151A (en) * 1987-11-26 1990-01-09 Kabushiki Kaisha Toshiba Image developing apparatus
JP3206035B2 (ja) * 1991-10-08 2001-09-04 日本電気株式会社 樹脂封止型半導体装置
JP2988075B2 (ja) * 1991-10-19 1999-12-06 日本電気株式会社 半導体装置
JPH06100589A (ja) * 1992-09-22 1994-04-12 Mochida Pharmaceut Co Ltd 新規な蛋白性生理活性物質およびそのdna
US5385868A (en) * 1994-07-05 1995-01-31 Taiwan Semiconductor Manufacturing Company, Ltd. Upward plug process for metal via holes
US6300688B1 (en) * 1994-12-07 2001-10-09 Quicklogic Corporation Bond pad having vias usable with antifuse process technology
JP3482779B2 (ja) * 1996-08-20 2004-01-06 セイコーエプソン株式会社 半導体装置およびその製造方法
JP3660799B2 (ja) * 1997-09-08 2005-06-15 株式会社ルネサステクノロジ 半導体集積回路装置の製造方法
US5986343A (en) * 1998-05-04 1999-11-16 Lucent Technologies Inc. Bond pad design for integrated circuits
US6552438B2 (en) * 1998-06-24 2003-04-22 Samsung Electronics Co. Integrated circuit bonding pads including conductive layers with arrays of unaligned spaced apart insulating islands therein and methods of forming same
US6232662B1 (en) * 1998-07-14 2001-05-15 Texas Instruments Incorporated System and method for bonding over active integrated circuits
US6261944B1 (en) * 1998-11-24 2001-07-17 Vantis Corporation Method for forming a semiconductor device having high reliability passivation overlying a multi-level interconnect
TW445616B (en) * 1998-12-04 2001-07-11 Koninkl Philips Electronics Nv An integrated circuit device
US8021976B2 (en) * 2002-10-15 2011-09-20 Megica Corporation Method of wire bonding over active area of a semiconductor circuit
US6965165B2 (en) * 1998-12-21 2005-11-15 Mou-Shiung Lin Top layers of metal for high performance IC's
US6534870B1 (en) * 1999-06-15 2003-03-18 Kabushiki Kaisha Toshiba Apparatus and method for manufacturing a semiconductor device
US6133054A (en) * 1999-08-02 2000-10-17 Motorola, Inc. Method and apparatus for testing an integrated circuit
US6198170B1 (en) * 1999-12-16 2001-03-06 Conexant Systems, Inc. Bonding pad and support structure and method for their fabrication
US6495917B1 (en) * 2000-03-17 2002-12-17 International Business Machines Corporation Method and structure of column interconnect
ATE387012T1 (de) * 2000-07-27 2008-03-15 Texas Instruments Inc Kontaktierungsstruktur einer integrierten leistungsschaltung
JP2002198374A (ja) * 2000-10-16 2002-07-12 Sharp Corp 半導体装置およびその製造方法
US6795675B2 (en) * 2001-02-26 2004-09-21 Canon Kabushiki Kaisha Developing-carrying member, and developing apparatus and image forming apparatus including the member
FR2824954A1 (fr) * 2001-05-18 2002-11-22 St Microelectronics Sa Plot de connexion d'un circuit integre
ES2252341T3 (es) * 2001-06-11 2006-05-16 Mitsubishi Materials Corporation Herramienta de aleacion de carburo recubierto en superficie.
JP2003068751A (ja) 2001-08-27 2003-03-07 Nec Yamagata Ltd 半導体装置及びその製造方法
JP2003068740A (ja) * 2001-08-30 2003-03-07 Hitachi Ltd 半導体集積回路装置およびその製造方法
JP2003142485A (ja) * 2001-11-01 2003-05-16 Mitsubishi Electric Corp 半導体装置及びその製造方法
US6921979B2 (en) * 2002-03-13 2005-07-26 Freescale Semiconductor, Inc. Semiconductor device having a bond pad and method therefor
JP3967199B2 (ja) * 2002-06-04 2007-08-29 シャープ株式会社 半導体装置及びその製造方法
US7288845B2 (en) * 2002-10-15 2007-10-30 Marvell Semiconductor, Inc. Fabrication of wire bond pads over underlying active devices, passive devices and/or dielectric layers in integrated circuits
US6963138B2 (en) * 2003-02-03 2005-11-08 Lsi Logic Corporation Dielectric stack
JP4357862B2 (ja) * 2003-04-09 2009-11-04 シャープ株式会社 半導体装置
US6927156B2 (en) * 2003-06-18 2005-08-09 Intel Corporation Apparatus and method extending flip-chip pad structures for wirebonding on low-k dielectric silicon
US7459790B2 (en) * 2003-10-15 2008-12-02 Megica Corporation Post passivation interconnection schemes on top of the IC chips

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