KR20060087516A - 능동 영역에 연결 가능한 고전류 구조 - Google Patents
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Abstract
Description
Claims (98)
- 집적회로로서:기판;적어도 하나의 연결패드와 비교적 단단한 재질의 서브-층을 갖는 최상부 도전층;상기 최상부 도전층과 상기 기판사이에 형성된 하나 또는 그 이상의 중간 도전층들;상기 중간 도전층들을 서로 격리시키는 절연물질층들; 및상기 집적회로내에 형성되는 장치들;을 포함하며,상기 절연물질층들 중의 하나는, 비교적 단단하면서 상기 최상부 도전층과 상기 최상부 도전층에 가장 가까운 중간 도전층사이에 위치하고,적어도 상기 최상부 도전층에 가장 가까운 상기 중간 도전층은 상기 연결패드아래의 상기 장치들을 선택하는 기능배선으로 적용되는 것을 특징으로 하는 집적회로.
- 제 1 항에 있어서, 상기 서브-층은 TiN으로 형성되는 것을 특징으로 하는 집적회로.
- 제 1 항에 있어서, 상기 서브-층은 TiW으로 형성되는 것을 특징으로 하는 집 적회로.
- 제 1 항에 있어서, 상기 서브-층은 질화물질로 형성되는 것을 특징으로 하는 집적회로.
- 제 1 항에 있어서, 상기 장치들은 비교적 고전류 장치들이며, 상기 하나 또는 그 이상의 중간 도전층들은 고전류를 허용하기 위하여 비교적 넓은 배선으로 형성되는 것을 특징으로 하는 집적회로.
- 제 1 항에 있어서, 상기 도전층들 중의 적어도 하나는:서브-마이크론 공정처리에 의해 형성된 도전 서브-층들을 더 포함하는 것을 특징으로 하는 집적회로.
- 제 1 항에 있어서, 상기 도전층들은 금속층들인 것을 특징으로 하는 집적회로.
- 제 7 항에 있어서, 상기 금속층들 중의 적어도 하나는 알루미늄과 구리를 포함하는 금속층 그룹으로부터의 금속층으로부터 형성되는 것을 특징으로 하는 집적회로.
- 제 1 항에 있어서, 상기 하나 또는 그 이상의 중간 도전층들은:비교적 두꺼운 절연층에 의해 상기 최상부 도전층과 격리되는 제 2 도전층을 더 포함하는 것을 특징으로 하는 집적회로.
- 제 9 항에 있어서, 상기 비교적 두꺼운 절연층은 적어도 1.5㎛ 두께의 산화층인 것을 특징으로 하는 집적회로.
- 제 9 항에 있어서, 상기 제 2 도전층은:상기 비교적 두꺼운 절연층에 인접위치된 TiN층을 더 포함하는 것을 특징으로 하는 집적회로.
- 제 9 항에 있어서, 상기 제 2 도전층은 갭들을 갖는 것을 특징으로 하는 집적회로.
- 제 12 항에 있어서, 상기 갭들은 상기 적어도 하나의 결합패드 아래에서 상기 제 2 금속층의 총 면적의 10% 이하를 차지하는 것을 특징으로 하는 집적회로.
- 제 12 항에 있어서, 상기 갭들은 상기 제 2 금속층을 통한 전류흐름에 대한 충격을 최소화하도록 배향되는 것을 특징으로 하는 집적회로.
- 집적회로로서:기판;상기 기판위와 내부에 형성되는 장치영역들;하나 또는 그 이상의 연결패드들이 위에 형성되는 최상부 금속층;상기 최상부 금속층과 상기 장치영역들사이에 위치되는 제 2 금속층;상기 제 2 금속층으로부터 상기 최상부 금속층을 격리시키는 비교적 두꺼운 절연물질층;을 포함하며,상기 장치영역들은 상기 기판과 상기 최상부 금속층사이에 위치하며,상기 비교적 두꺼운 절연층은 크랙을 방지하도록 적용되는 것을 특징으로 하는 집적회로.
- 제 15 항에 있어서, 상기 비교적 두꺼운 절연층은 적어도 1.5㎛ 두께이상의 산화층인 것을 특징으로 하는 집적회로.
- 제 15 항에 있어서, 상기 장치영역들과 상기 제 2 금속층사이에 위치하는 하나 또는 그 이상의 중간 금속층들을 더 포함하는 것을 특징으로 하는 집적회로.
- 제 15 항에 있어서, 상기 제 2 금속층은 상기 비교적 두꺼운 절연물질층에 인접위치한 TiN 서브-층을 포함하는 것을 특징으로 하는 집적회로.
- 제 15 항에 있어서, 상기 제 2 금속층은 상기 집적회로를 강화시켜주도록 적용되는 갭들을 포함하는 것을 특징으로 하는 집적회로.
- 제 19 항에 있어서, 상기 갭들은 상기 하나 또는 그 이상의 결합패드들 아래에 있는 상기 제 2 금속층의 총 면적의 10% 이하를 차지하는 것을 특징으로 하는 집적회로.
- 제 19 항에 있어서, 상기 갭들은 상기 제 2 금속층을 통한 전류흐름에 대한 충격을 최소화하도록 배향되는 것을 특징으로 하는 집적회로.
- 제 15 항에 있어서, 상기 비교적 두꺼운 절연층의 넓은 영역상에서의 수평 및 수직응력 모두를 분산시키도록 적용되는 비교적 단단한 물질층을 더 포함하는 것을 특징으로 하는 집적회로.
- 제 22 항에 있어서, 상기 비교적 단단한 물질층은 상기 최상부 금속층과 상기 비교적 두꺼운 절연층에 인접하여 형성되는 것을 특징으로 하는 집적회로.
- 제 22 항에 있어서, 상기 비교적 단단한 물질층은 TiN으로 형성되는 것을 특징으로 하는 집적회로.
- 제 22 항에 있어서, 상기 비교적 단단한 물질층은 TiW으로 형성되는 것을 특징으로 하는 집적회로.
- 제 22 항에 있어서, 상기 비교적 단단한 물질층의 두께는 대략 80nm인 것을 특징으로 하는 집적회로.
- 제 22 항에 있어서, 상기 비교적 단단한 물질층은 질화물질층인 것을 특징으로 하는 집적회로.
- 제 22 항에 있어서, 상기 비교적 단단한 물질층은 서브-마이크론 공정처리에 의해 형성된 상기 최상부 도전층의 서브-층인 것을 특징으로 하는 집적회로.
- 제 28 항에 있어서, 상기 비교적 단단한 물질층의 서브-층은 상기 비교적 두꺼운 절연층의 근처에서 형성되는 것을 특징으로 하는 집적회로.
- 집적회로로서:기판;상기 기판위와 내부에 형성되는 복수개의 장치들;적어도 하나의 연결패드들이 상면에 형성되는 최상부 금속층;상기 최상부 금속층과 상기 기판사이에 위치되며, 상기 집적회로를 강화시키 도록 하는 갭들을 갖는 제 2 금속층; 및상기 최상부 금속층과 상기 제 2 금속층사이에 형성된 제 1 의 절연물질층을 포함하는 것을 특징으로 하는 집적회로.
- 제 30 항에 있어서, 제 2 금속층내의 상기 갭들의 밀도는 상기 집적회로의 기능에 대한 충격을 최소화하도록 최소화되는 것을 특징으로 하는 집적회로.
- 제 30 항에 있어서, 상기 갭들은 상기 관련된 결합패드 아래에서의 상기 제 2 금속층의 총 면적의 10% 이하를 차지하는 것을 특징으로 하는 집적회로.
- 제 30 항에 있어서, 상기 갭들은 전류흐름의 방향으로 확장되는 것을 특징으로 하는 집적회로.
- 제 30 항에 있어서, 상기 최상부 금속층은 상기 제 1 절연층에 인접위치한 비교적 단단한 서브-층을 포함하는 것을 특징으로 하는 집적회로.
- 제 30 항에 있어서, 상기 제 2 금속층은 상기 제 1 절연층에 인접위치한 TiN 서브-층을 포함하는 것을 특징으로 하는 집적회로.
- 제 30 항에 있어서, 상기 제 2 금속층은 상기 제 1 절연층에 인접위치한 TiW 서브-층을 포함하는 것을 특징으로 하는 집적회로.
- 제 30 항에 있어서, 상기 제 1 절연층은 비교적 두꺼운 것을 특징으로 하는 집적회로.
- 제 37 항에 있어서, 상기 제 1 절연층은 적어도 1.5㎛ 두께의 제1산화층인 것을 특징으로 하는 집적회로.
- 기판내 및 기판상에 장치들을 형성하는 단계;제 1 금속층을 형성하는 단계;상기 제 1 금속층을 씌우는 상대적으로 두꺼운 절연물질의 제 1 층을 형성하는 단계;상기 상대적으로 두꺼운 절연층을 씌우는 최상부 금속층을 형성하는 단계; 및상기 최상부층 표면위에 연결패드를 형성하는 단계;를 포함하며,상기 제 1 절연층의 두께는 집적회로를 강화하는 것을 특징으로 하는 연결패드 밑에 회로를 구비한 집적회로를 형성하는 방법.
- 제 39 항에 있어서,상기 상대적으로 두꺼운 절연물질의 제 1 층은 적어도 1.5㎛ 두께를 갖는 산 화물층인 것을 특징으로 하는 연결패드 밑에 회로를 구비한 집적회로를 형성하는 방법.
- 제 39 항에 있어서,상기 장치들과 상기 제 1 금속층 사이에 하나 이상의 중간 금속층을 형성하는 단계를 더 포함하는 것을 특징으로 하는 연결패드 밑에 회로를 구비한 집적회로를 형성하는 방법.
- 제 39 항에 있어서,상기 제 1 금속층을 형성하는 단계는 갭을 형성하도록 상기 제 1 금속층을 패터닝하는 단계를 더 포함하는 것을 특징으로 하는 연결패드 밑에 회로를 구비한 집적회로를 형성하는 방법.
- 제 42 항에 있어서,상기 갭은 상기 연결패드 밑의 상기 제 1 금속층 전체 면적의 단지 10%를 차지하는 것을 특징으로 하는 연결패드 밑에 회로를 구비한 집적회로를 형성하는 방법.
- 제 42 항에 있어서,상기 갭은 상기 제 1 금속층을 관통하는 전류흐름의 충격이 최소화되도록 하 는 방향으로 형성되는 것을 특징으로 하는 연결패드 밑에 회로를 구비한 집적회로를 형성하는 방법.
- 제 42 항에 있어서,상기 갭은 상기 제 1 금속층내의 전류흐름 방향으로 확장되도록 형성되는 것을 특징으로 하는 연결패드 밑에 회로를 구비한 집적회로를 형성하는 방법.
- 제 39 항에 있어서,상기 최상부 금속층을 형성하는 단계는 상대적으로 단단한 물질의 서브-층을 형성하는 단계를 더 포함하는 것을 특징으로 하는 연결패드 밑에 회로를 구비한 집적회로를 형성하는 방법.
- 제 46 항에 있어서,상기 상대적으로 단단한 물질은 TiN인 것을 특징으로 하는 연결패드 밑에 회로를 구비한 집적회로를 형성하는 방법.
- 제 46 항에 있어서,상기 상대적으로 단단한 물질은 질화물층으로부터 만들어지는 것을 특징으로 하는 연결패드 밑에 회로를 구비한 집적회로를 형성하는 방법.
- 제 46 항에 있어서,상기 상대적으로 단단한 물질은 상기 상대적으로 두꺼운 절연물질의 제 1 층 근처에 형성되는 것을 특징으로 하는 연결패드 밑에 회로를 구비한 집적회로를 형성하는 방법.
- 기판내에 장치영역을 형성하는 단계;상기 장치영역을 씌운 제 1 금속층을 증착하는 단계;전류흐름 방향으로 뻗는 갭을 형성하도록 상기 제 1 금속층을 패터닝하는 단계;상기 제 1 금속층을 씌우고 상기 갭에 채워지는 절연층을 형성하는 단계, 여기서, 상기 갭은 더욱 단단한 절연물질의 필러를 제공함으로서 집적회로를 강화하며;상기 절연층을 씌우는 최상부 금속층을 형성하는 단계; 및상기 최상부층 표면위에 연결패드를 형성하는 단계;를 포함하는 것을 특징으로 하는 집적회로를 형성하는 방법.
- 제 50 항에 있어서,상기 절연층은 적어도 1.5㎛ 두께를 갖는 산화물층인 것을 특징으로 하는 집적회로를 형성하는 방법.
- 제 50 항에 있어서,상기 제 1 금속층내의 상기 갭은 상기 연결패드 밑의 상기 금속선의 전체 면적의 단지 10%를 차지하는 것을 특징으로 하는 집적회로를 형성하는 방법.
- 제 50 항에 있어서,상기 최상부 금속층을 형성하는 단계는 상기 절연층에 인접한 상대적으로 단단한 물질의 서브-층을 형성하는 단계를 더 포함하는 것을 특징으로 하는 집적회로를 형성하는 방법.
- 제 53 항에 있어서,상기 상대적으로 단단한 물질은 TiN인 것을 특징으로 하는 집적회로를 형성하는 방법.
- 제 53 항에 있어서,상기 상대적으로 단단한 물질은 TiW인 것을 특징으로 하는 집적회로를 형성하는 방법.
- 제 53 항에 있어서,상기 상대적으로 단단한 물질은 질화물 서브-층으로부터 만들어지는 것을 특징으로 하는 집적회로를 형성하는 방법.
- 기판내 및 기판상에 장치영역을 형성하는 단계;상기 장치영역을 씌우는 제 1 금속층을 형성하는 단계;상기 제 1 금속층을 씌우는 절연층을 형성하는 단계;상기 절연층 가까이에 상대적으로 단단한 물질의 서브-층을 포함하는 상기 절연층을 씌우는 최상부 금속층을 형성하는 단계; 및상기 최상부층 표면위에 연결패드를 형성하는 단계;를 포함하는 것을 특징으로 하는 집적회로를 형성하는 방법.
- 제 57 항에 있어서,상기 상대적으로 두꺼운 물질의 서브-층은 TiN인 것을 특징으로 하는 집적회로를 형성하는 방법.
- 제 57 항에 있어서,상기 상대적으로 단단한 물질은 TiW인 것을 특징으로 하는 집적회로를 형성하는 방법.
- 제 57 항에 있어서,상기 상대적으로 두꺼운 물질의 서브-층은 질화물층으로부터 만들어지는 것을 특징으로 하는 집적회로를 형성하는 방법.
- 제 57 항에 있어서,상기 절연층은 적어도 1.5㎛ 두께를 갖는 산화물층인 것을 특징으로 하는 집적회로를 형성하는 방법.
- 제 57 항에 있어서,상기 제 1 금속층을 형성하는 단계는, 상기 연결패드 밑의 상기 제 1 금속층 전체 층면적의 단지 10%를 차지하는 갭을 형성하도록 상기 제 1 금속층을 패터닝하는 단계를 더 포함하는 것을 특징으로 하는 집적회로를 형성하는 방법.
- 제 57 항에 있어서,상기 제 1 금속층과 상기 장치영역 사이에 하나 이상의 중간 금속층을 형성하는 단계; 및상기 장치들 사이에 상호연결되도록 하나 이상의 중간 금속층을 패터닝하는 단계;를 더 포함하는 것을 특징으로 하는 집적회로를 형성하는 방법.
- 제 14 항에 있어서,상기 갭은 상기 제 2 금속층을 관통하는 전류흐름에 충격을 최소화하도록 하는 방향을 가지며,상기 갭은 상기 전류흐름 방향으로 확장하는 것을 특징으로 하는 집적회로.
- 제 21 항에 있어서,상기 갭은 상기 제 2 금속층을 관통하는 전류흐름에 충격을 최소화하도록 하는 방향을 가지며,상기 갭은 상기 전류흐름 방향으로 확장하는 것을 특징으로 하는 집적회로.
- 제 39 항에 있어서,기판내 및 기판상에 장치들을 형성하는 단계는 상기 장치들 중 적어도 하나를 연결패드 밑에 형성하는 단계를 포함하는 것을 특징으로 하는 연결패드 밑에 회로를 구비한 집적회로를 형성하는 방법.
- 제 50 항에 있어서,상기 연결패드는 상기 장치영역들 중 적어도 하나 위에 직접 형성되는 것을 특징으로 하는 집적회로를 형성하는 방법.
- 기판;적어도 하나의 연결패드와 적어도 하나의 서브-층을 구비한 최상부 도전층;상기 기판과 상기 최상부 도전층 사이에 형성된, 상기 최상부 도전층의 나머지 서브-층보다 상대적으로 더 단단한 하나 이상의 중간 도전층;상기 하나 이상의 도전층을 각각 분리하는 하나 이상의 절연물질층; 및상기 집적회로내에 형성된 장치들;을 포함하며,상기 최상부 도전층에 가장 가까운 적어도 상기 중간 도전층이 상기 연결패드 밑의 선택된 장치들의 기능 배선을 위하여 적용되는 것을 특징으로 하는 집적회로.
- 제 68 항에 있어서,상기 적어도 하나의 서브-층은 TiN, SiN 및 TiW를 포함하는 군으로부터 선택된 하나인 것을 특징으로 하는 집적회로.
- 제 68 항에 있어서,상기 적어도 하나의 중간 도전층은 갭을 구비한 것을 특징으로 하는 집적회로.
- 제 70 항에 있어서,상기 갭은 전류흐름에서의 충격을 최소화하도록 전류흐름 방향으로 확장하는 것을 특징으로 하는 집적회로.
- 제 68 항에 있어서,상기 적어도 하나의 중간 도전층은 상기 최상부 도전층에 가장 가까운 중간 도전층 것을 특징으로 하는 집적회로.
- 제 68 항에 있어서,상기 절연물질층 중의 하나의 층은 나머지 절연물질층보다 더 두꺼우며, 상기 최상부 도전층과 상기 최상부 도전층에 가장 가까운 중간 도전층 사이에 위치되는 것을 특징으로 하는 집적회로.
- 기판;상기 기판 상에 그리고 내에 형성된 장치 영역;최상부 금속층, 상기 최상부 금속층은 그 상에 형성된 하나 이상의 연결 패드를 가지고, 상기 장치 영역이 상기 기판과 상기 최상부 금속층 사이에 위치함;상기 최상부 금속층과 상기 장치 영역 사이에 위치하는 제 2 금속층; 및상기 제 2 금속층으로부터 상기 최상부 금속층을 분리하는 절연 물질의 제 1 층;을 포함하고, 상기 절연층은 크랙킹에 저항하도록 선택되는 두께를 가지는 것을 특징으로 하는 집적 회로.
- 제 74 항에 있어서, 상기 절연 물질의 층은 적어도 1.5 ㎛ 두께인 것을 특징으로 하는 집적 회로.
- 제 74 항에 있어서, 상기 제 2 금속층은 전류 흐름의 방향으로 확장하는 하나 이상의 갭을 가지는 것을 특징으로 하는 집적 회로.
- 제 74 항에 있어서,상기 제 2 금속층을 포함하는, 상기 최상부 금속층 및 상기 기판 사이의 복수의 중간 금속층; 및상기 절연 물질의 제 1 층을 포함하는, 상기 도전층을 서로 분리하는 절연 물질의 층;을 더 포함하는 것을 특징으로 하는 집적 회로.
- 제 77 항에 있어서, 상기 하나 이상의 연결 패드 하의 상기 복수의 중간 도전층은 능동 장치 및 기능 배선을 위해 채택되는 것을 특징으로 하는 집적 회로.
- 집적 회로로서,기판;최상부 도전층, 상기 최상부 도전층은 그 상에 형성된 적어도 하나의 연결 패드를 가짐;상기 최상부 도전층 및 상기 기판 사이에 형성된 하나 이상의 중간 도전층;상기 하나 이상의 도전층을 서로 분리하는 하나 이상의 절연 물질의 층;상기 접적 회로를 강화하기 위해 채택된 갭을 가지는 상기 최상부 도전층에 가장 가까운 상기 하나 이상의 중간 도전층 중 하나; 및상기 집적 회로 내에 형성된 장치;를 포함하고, 상기 하나 이상의 중간 도전층은 상기 연결 패드 하에서 선택된 장치의 기능 배선을 위해 채택되는 것을 특징 으로 하는 집적 회로.
- 제 79 항에 있어서,상기 최상부 도전층에 가장 가까운 상기 적어도 하나의 중간 도전층을 분리하는 상기 하나 이상의 절연 물질의 층 중 하나 및 상기 최상부 도전층 사이에 형성되고, 상기 최상부 도전층보다 단단한 상대적으로 단단한 물질의 서브-층을 더 포함하는 것을 특징으로 하는 집적 회로.
- 제 79 항에 있어서, 상기 절연 물질의 층 중 하나의 층은 상기 다른 절연 물질의 층보다 두껍고 상기 최상부 도전층 및 상기 최상부 도전층에 가장 가까운 중간 도전층 사이에 위치하는 것을 특징으로 하는 집적 회로.
- 제 79 항에 있어서, 상기 최상부 도전층에 가장 가까운 상기 하나 이상의 중간 도전층 중 상기 하나의 상기 갭은 전류 흐름에 대한 충격을 최소화하기 위해 전류 흐름의 방향으로 확장하는 것을 특징으로 하는 집적 회로.
- 제 79 항에 있어서, 상기 최상부 도전층에 가장 가까운 상기 하나 이상의 중간 도전층 중 상기 하나의 상기 갭은 상기 적어도 하나의 연결 패드 하의 면적의 10% 이상 차지하지 않는 것을 특징으로 하는 집적 회로.
- 집적 회로로서,기판;최상부 도전층, 상기 최상부 도전층은 그 상에 형성된 적어도 하나의 연결 패드 및 적어도 하나의 서브-층을 가지고, 상기 적어도 하나의 서브-층은 상기 나머지 최상부 도전층보다 상대적으로 단단한 것을 특징으로 함;상기 최상부 도전층 및 상기 기판 사이에 형성된 하나 이상의 중간 도전층, 상기 최상부 도전층에 가장 가까운 상기 하나 이상의 중간 도전층 중 하나는 상기 집적 회로를 강화하기 위해 채택된 갭을 가짐;상기 하나 이상의 중간 도전층 중 상기 가장 가까운 하나로부터 상기 최상부 금속층을 분리하는 절연 물질의 제 1 층을 포함하고, 크랙킹에 저항하기 위해 선택된 두께를 가지는, 상기 하나 이상의 도전층을 서로 분리하는 하나 이상의 절연 물질의 층;상기 집적 회로 내에 형성된 장치;를 포함하고, 상기 적어도 하나의 연결 패드 하의 상기 하나 이상의 중간 도전층은 능동 장치 및 기능 배선을 위해 채택되는 것을 특징으로 하는 집적 회로.
- 기판 상에 그리고 내에 장치를 형성하는 단계;상기 기판을 덮는 하나 이상의 중간 도전층을 형성하는 단계;상기 하나 이상의 도전층을 서로 분리하는 하나 이상의 절연 물질의 층을 형성하는 단계;최상부 도전층을 형성하는 단계, 상기 최상부 도전층은 상기 나머지 최상부 도전층보다 상대적으로 단단한 물질의 적어도 하나의 서브-층을 포함; 및상기 최상부 도전 표면 상에 적어도 하나의 연결 패드를 형성하는 단계;를 포함하고, 상기 상대적으로 단단한 물질의 적어도 하나의 서브-층은 상기 적어도 하나의 연결 패드 하의 하나 이상의 중간 도전층이 상기 장치 중 선택된 것의 기능 배선을 위해 사용될 수 있도록 상기 적어도 하나의 연결 패드 하의 상기 적어도 하나의 중간 도전층의 크랙킹을 방지하기 위해 채택된 것을 특징으로 하는 집적 회로 형성의 방법.
- 제 85 항에 있어서, 상기 상대적으로 단단한 서브-층은 TiN, SiN 및 TiW를 포함하는 물질의 그룹 중 하나로 만들어지는 것을 특징으로 하는 집적 회로 형성의 방법.
- 제 85 항에 있어서,상기 최상부 도전층 및 상기 최상부 도전층에 가장 가까운 중간 도전층 사이의 상기 하나 이상의 절연 물질의 층 중 하나를 상기 나머지 하나 이상의 절연 물질의 층보다 상대적으로 두껍게 되도록 형성하는 단계를 더 포함하는 것을 특징으로 하는 집적 회로 형성의 방법.
- 제 85 항에 있어서,상기 하나 이상의 중간 도전층을 통해 통과하는 상대적으로 단단한 절연 물질의 필라를 형성하기 위해 상기 하나 이상의 중간 도전층 중 하나 내에 갭을 형성하는 단계를 더 포함하는 것을 특징으로 하는 집적 회로 형성의 방법.
- 제 88 항에 있어서, 상기 하나 이상의 중간 도전층 중 상기 하나는 상기 최상부 도전층에 가장 가까운 상기 중간 도전층인 것을 특징으로 하는 집적 회로 형성의 방법.
- 기판 상에 그리고 내에 장치를 형성하는 단계;상기 기판을 덮는 제 1 금속층을 형성하는 단계;상기 제 1 금속층을 덮는 최상부 금속층을 형성하는 단계;상기 최상부 금속층 상에 적어도 하나의 연결 패드를 형성하는 단계; 및상기 제 1 금속층으로부터 상기 최상부 금속층을 분리하는 절연 물질의 제 1 층을 형성하는 단계;를 포함하고, 상기 절연 물질의 제 1 층은 크랙킹에 저항하도록 선택된 두께를 가지는 것을 특징으로 하는 집적 회로 형성의 방법.
- 제 90 항에 있어서, 상기 절연 물질의 제 1 층은 적어도 1.5 ㎛ 두께가 되도록 형성되는 것을 특징으로 하는 집적 회로 형성의 방법.
- 제 90 항에 있어서,상기 제 1 금속층 및 상기 기판 사이에 하나 이상의 중간 금속층을 형성하는 단계; 및상기 하나 이상의 중간 금속층을 서로 분리하기 위해 하나 이상의 절연층을 형성하는 단계;를 더 포함하는 것을 특징으로 하는 집적 회로 형성의 방법.
- 제 90 항에 있어서,상기 절연 물질의 제 1 층의 크랙킹의 가능성을 감소시키기 위해 상기 하나 이상의 연결 패드의 상기 형성 동안 발생하는 상기 최상부 금속층 상의 응력이 상기 절연 물질의 제 1 층의 더 넓은 영역으로 분배되도록 상기 나머지 최상부 금속층보다 상대적으로 단단한, 상기 최상부 금속층 및 상기 절연 물질의 제 1 층 사이의 물질의 서브-층을 형성하는 단계를 더 포함하는 것을 특징으로 하는 집적 회로 형성의 방법.
- 제 90 항에 있어서,상기 제 1 금속층을 통해 통과하는 상대적으로 단단한 졀연 물질의 필라를 형성하기 위해 상기 제 1 금속층 내에 갭을 형성하는 단계를 더 포함하는 것을 특징으로 하는 집적 회로 형성의 방법.
- 기판 내에 그리고 상에 장치를 형성하는 단계;상기 기판을 덮는 최상부 도전층을 형성하는 단계;상기 최상부 도전층 상에 적어도 하나의 연결 패드를 형성하는 단계;상기 최상부 도전층 및 상기 기판 사이에 하나 이상의 중간 도전층을 형성하는 단계;상기 하나 이상의 도전층을 서로 분리하는 하나 이상의 절연 물질의 층을 형성하는 단계; 및상기 최상부 도전층에 가장 가까운 상기 하나 이상의 중간 도전층 중 하나에, 상기 최상부 도전층에 가장 가까운 상기 하나 이상의 중간 도전층 중 상기 하나를 통해 통과하는 상대적으로 단단한 절연 물질의 필라를 형성하여 상기 적어도 하나의 연결 패드 하에 상기 하나 이상의 중간 도전층의 크랙킹을 방지하기 위해 채택된 갭을 형성하는 단계;를 포함하고, 상기 하나 이상의 중간 도전층은 상기 연결 패드 하의 선택된 장치의 기능 배선을 위해 채택된 것을 특징으로 하는 집적 회로 형성의 방법.
- 제 95 항에 있어서, 상기 최상부 도전층에 가장 가까운 상기 하나 이상의 중간 도전층 중 상기 하나 내의 상기 갭은 전류 흐름 상의 상기 갭의 효과를 감소시키기 위해 상기 전류 흐름의 방향으로 형성되는 것을 특징으로 하는 직접 회로 형성의 방법.
- 제 95 항에 있어서,상기 하나 이상의 절연 물질의 층의 크랙킹의 가능성을 감소시키기 위해 상 기 적어도 하나의 연결 패드의 상기 형성 단계 동안 발생하는 상기 최상부 도전층 상의 응력이 상기 하나 이상의 절연 물질의 층의 더 넓은 영역으로 분배되도록 상기 나머지 최상부 도전층보다 상대적으로 단단한, 상기 최상부 도전층 및 상기 최상부 도전층으로부터 가장 가까운 상기 하나 이상의 중간 도전체 중 상기 하나를 상기 최상부 도전층으로부터 분리하는 상기 절연 물질의 층 중 하나 사이의 절연 물질의 서브-층을 형성하는 단계를 더 포함하는 것을 특징으로 하는 집적 회로 형성의 방법.
- 제 95 항에 있어서,상기 최상부 도전층 및 상기 최상부 도전층으로부터 가장 가까운 중간 도전층 사이의 상기 하나 이상의 절연 물질의 층 중 하나를 상기 나머지 하나 이상의 절연 물질의 층보다 상대적으로 두껍도록 형성하는 단계를 더 포함하는 것을 특징으로 하는 집적 회로 형성의 방법.
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---|---|---|---|---|
US8274160B2 (en) | 2003-08-21 | 2012-09-25 | Intersil Americas Inc. | Active area bonding compatible high current structures |
JP2007005539A (ja) * | 2005-06-23 | 2007-01-11 | Seiko Epson Corp | 半導体装置 |
JP4605378B2 (ja) | 2005-07-13 | 2011-01-05 | セイコーエプソン株式会社 | 半導体装置 |
JP2007042817A (ja) * | 2005-08-02 | 2007-02-15 | Sanyo Electric Co Ltd | 絶縁ゲート型半導体装置およびその製造方法 |
US7701070B1 (en) | 2006-12-04 | 2010-04-20 | Xilinx, Inc. | Integrated circuit and method of implementing a contact pad in an integrated circuit |
US7888257B2 (en) * | 2007-10-10 | 2011-02-15 | Agere Systems Inc. | Integrated circuit package including wire bonds |
KR101360815B1 (ko) * | 2007-10-31 | 2014-02-11 | 에이저 시스템즈 엘엘시 | 반도체 디바이스를 위한 본드 패드 지지 구조체 |
CN101996993A (zh) * | 2009-08-13 | 2011-03-30 | 中芯国际集成电路制造(上海)有限公司 | 利用单一金属化的焊盘下的器件 |
US20110156260A1 (en) * | 2009-12-28 | 2011-06-30 | Yu-Hua Huang | Pad structure and integrated circuit chip with such pad structure |
JP6074984B2 (ja) * | 2012-09-28 | 2017-02-08 | ローム株式会社 | 半導体装置 |
Family Cites Families (36)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US4695868A (en) * | 1985-12-13 | 1987-09-22 | Rca Corporation | Patterned metallization for integrated circuits |
US5133054A (en) * | 1987-10-20 | 1992-07-21 | Sharp Kabushiki Kaisha | Data transmission apparatus for autonomously and selectively transmitting data to a plurality of transfer path |
US4893151A (en) * | 1987-11-26 | 1990-01-09 | Kabushiki Kaisha Toshiba | Image developing apparatus |
JP3206035B2 (ja) * | 1991-10-08 | 2001-09-04 | 日本電気株式会社 | 樹脂封止型半導体装置 |
JP2988075B2 (ja) * | 1991-10-19 | 1999-12-06 | 日本電気株式会社 | 半導体装置 |
JPH06100589A (ja) * | 1992-09-22 | 1994-04-12 | Mochida Pharmaceut Co Ltd | 新規な蛋白性生理活性物質およびそのdna |
US5385868A (en) * | 1994-07-05 | 1995-01-31 | Taiwan Semiconductor Manufacturing Company, Ltd. | Upward plug process for metal via holes |
US6300688B1 (en) * | 1994-12-07 | 2001-10-09 | Quicklogic Corporation | Bond pad having vias usable with antifuse process technology |
JP3482779B2 (ja) * | 1996-08-20 | 2004-01-06 | セイコーエプソン株式会社 | 半導体装置およびその製造方法 |
JP3660799B2 (ja) * | 1997-09-08 | 2005-06-15 | 株式会社ルネサステクノロジ | 半導体集積回路装置の製造方法 |
US5986343A (en) * | 1998-05-04 | 1999-11-16 | Lucent Technologies Inc. | Bond pad design for integrated circuits |
US6552438B2 (en) * | 1998-06-24 | 2003-04-22 | Samsung Electronics Co. | Integrated circuit bonding pads including conductive layers with arrays of unaligned spaced apart insulating islands therein and methods of forming same |
US6232662B1 (en) * | 1998-07-14 | 2001-05-15 | Texas Instruments Incorporated | System and method for bonding over active integrated circuits |
US6261944B1 (en) * | 1998-11-24 | 2001-07-17 | Vantis Corporation | Method for forming a semiconductor device having high reliability passivation overlying a multi-level interconnect |
TW445616B (en) * | 1998-12-04 | 2001-07-11 | Koninkl Philips Electronics Nv | An integrated circuit device |
US8021976B2 (en) * | 2002-10-15 | 2011-09-20 | Megica Corporation | Method of wire bonding over active area of a semiconductor circuit |
US6965165B2 (en) * | 1998-12-21 | 2005-11-15 | Mou-Shiung Lin | Top layers of metal for high performance IC's |
US6534870B1 (en) * | 1999-06-15 | 2003-03-18 | Kabushiki Kaisha Toshiba | Apparatus and method for manufacturing a semiconductor device |
US6133054A (en) * | 1999-08-02 | 2000-10-17 | Motorola, Inc. | Method and apparatus for testing an integrated circuit |
US6198170B1 (en) * | 1999-12-16 | 2001-03-06 | Conexant Systems, Inc. | Bonding pad and support structure and method for their fabrication |
US6495917B1 (en) * | 2000-03-17 | 2002-12-17 | International Business Machines Corporation | Method and structure of column interconnect |
ATE387012T1 (de) * | 2000-07-27 | 2008-03-15 | Texas Instruments Inc | Kontaktierungsstruktur einer integrierten leistungsschaltung |
JP2002198374A (ja) * | 2000-10-16 | 2002-07-12 | Sharp Corp | 半導体装置およびその製造方法 |
US6795675B2 (en) * | 2001-02-26 | 2004-09-21 | Canon Kabushiki Kaisha | Developing-carrying member, and developing apparatus and image forming apparatus including the member |
FR2824954A1 (fr) * | 2001-05-18 | 2002-11-22 | St Microelectronics Sa | Plot de connexion d'un circuit integre |
ES2252341T3 (es) * | 2001-06-11 | 2006-05-16 | Mitsubishi Materials Corporation | Herramienta de aleacion de carburo recubierto en superficie. |
JP2003068751A (ja) | 2001-08-27 | 2003-03-07 | Nec Yamagata Ltd | 半導体装置及びその製造方法 |
JP2003068740A (ja) * | 2001-08-30 | 2003-03-07 | Hitachi Ltd | 半導体集積回路装置およびその製造方法 |
JP2003142485A (ja) * | 2001-11-01 | 2003-05-16 | Mitsubishi Electric Corp | 半導体装置及びその製造方法 |
US6921979B2 (en) * | 2002-03-13 | 2005-07-26 | Freescale Semiconductor, Inc. | Semiconductor device having a bond pad and method therefor |
JP3967199B2 (ja) * | 2002-06-04 | 2007-08-29 | シャープ株式会社 | 半導体装置及びその製造方法 |
US7288845B2 (en) * | 2002-10-15 | 2007-10-30 | Marvell Semiconductor, Inc. | Fabrication of wire bond pads over underlying active devices, passive devices and/or dielectric layers in integrated circuits |
US6963138B2 (en) * | 2003-02-03 | 2005-11-08 | Lsi Logic Corporation | Dielectric stack |
JP4357862B2 (ja) * | 2003-04-09 | 2009-11-04 | シャープ株式会社 | 半導体装置 |
US6927156B2 (en) * | 2003-06-18 | 2005-08-09 | Intel Corporation | Apparatus and method extending flip-chip pad structures for wirebonding on low-k dielectric silicon |
US7459790B2 (en) * | 2003-10-15 | 2008-12-02 | Megica Corporation | Post passivation interconnection schemes on top of the IC chips |
-
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