KR100973399B1 - 집적회로 및 집적회로 형성방법 - Google Patents

집적회로 및 집적회로 형성방법 Download PDF

Info

Publication number
KR100973399B1
KR100973399B1 KR1020067003594A KR20067003594A KR100973399B1 KR 100973399 B1 KR100973399 B1 KR 100973399B1 KR 1020067003594 A KR1020067003594 A KR 1020067003594A KR 20067003594 A KR20067003594 A KR 20067003594A KR 100973399 B1 KR100973399 B1 KR 100973399B1
Authority
KR
South Korea
Prior art keywords
layer
integrated circuit
insulating material
metal layer
forming
Prior art date
Application number
KR1020067003594A
Other languages
English (en)
Other versions
KR20060087516A (ko
Inventor
존 티. 가스너
마이클 디. 처치
사미르 파랍
폴 이. 주니어. 베이크만
데이비드 에이. 데크로스타
로버트 엘. 로메닉
크리스 에이. 맥카티
Original Assignee
인터실 아메리카스 인코포레이티드
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 인터실 아메리카스 인코포레이티드 filed Critical 인터실 아메리카스 인코포레이티드
Publication of KR20060087516A publication Critical patent/KR20060087516A/ko
Application granted granted Critical
Publication of KR100973399B1 publication Critical patent/KR100973399B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/482—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of lead-in layers inseparably applied to the semiconductor body
    • H01L23/485—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of lead-in layers inseparably applied to the semiconductor body consisting of layered constructions comprising conductive layers and insulating layers, e.g. planar contacts
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/528—Geometry or layout of the interconnection structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L24/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/532—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body characterised by the materials
    • H01L23/5329—Insulating materials
    • H01L23/53295—Stacked insulating layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/03—Manufacturing methods
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L24/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/0212—Auxiliary members for bonding areas, e.g. spacers
    • H01L2224/02122—Auxiliary members for bonding areas, e.g. spacers being formed on the semiconductor or solid-state body
    • H01L2224/02163—Auxiliary members for bonding areas, e.g. spacers being formed on the semiconductor or solid-state body on the bonding area
    • H01L2224/02165—Reinforcing structures
    • H01L2224/02166—Collar structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/04042—Bonding areas specifically adapted for wire connectors, e.g. wirebond pads
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/05001—Internal layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/05001—Internal layers
    • H01L2224/05075—Plural internal layers
    • H01L2224/0508—Plural internal layers being stacked
    • H01L2224/05082—Two-layer arrangements
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/05001—Internal layers
    • H01L2224/05099—Material
    • H01L2224/051—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05163—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than 1550°C
    • H01L2224/05166—Titanium [Ti] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/05599—Material
    • H01L2224/056—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05617—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 400°C and less than 950°C
    • H01L2224/05624—Aluminium [Al] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/05599—Material
    • H01L2224/056—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05638—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/05647—Copper [Cu] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/484—Connecting portions
    • H01L2224/48463—Connecting portions the connecting portion on the bonding area of the semiconductor or solid-state body being a ball bond
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/85—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a wire connector
    • H01L2224/8538—Bonding interfaces outside the semiconductor or solid-state body
    • H01L2224/85399—Material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/00014—Technical content checked by a classifier the subject-matter covered by the group, the symbol of which is combined with the symbol of this group, being disclosed without further technical details
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01006—Carbon [C]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01013—Aluminum [Al]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01014—Silicon [Si]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01022—Titanium [Ti]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01029—Copper [Cu]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01033—Arsenic [As]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01047—Silver [Ag]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/0105—Tin [Sn]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01074—Tungsten [W]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01079—Gold [Au]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01082—Lead [Pb]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/013—Alloys
    • H01L2924/0132—Binary Alloys
    • H01L2924/01327—Intermediate phases, i.e. intermetallics compounds
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/049—Nitrides composed of metals from groups of the periodic table
    • H01L2924/0494—4th Group
    • H01L2924/04941—TiN
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/049—Nitrides composed of metals from groups of the periodic table
    • H01L2924/0504—14th Group
    • H01L2924/05042—Si3N4
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/14—Integrated circuits

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Geometry (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Wire Bonding (AREA)

Abstract

본 발명은 연결패드 밑의 회로를 가진 집적회로에 관한 것이다. 제 1 실시예에서, 집적회로는 기판, 최상부 도전층, 하나 이상의 중간 도전층, 절연물질층 및 장치를 포함한다. 최상부 도전층은 적어도 하나의 연결패드와 상대적으로 단단한 물질의 서브-층을 가진다. 하나 이상의 중간 도전층은 최상부 도전층과 기판 사이에 형성된다. 절연물질층은 도전층을 격리시킨다. 또한, 절연물질층 중 하나의 층은 상대적으로 강하고 최상부 도전층과 최상부 도전층에 가장 가까운 중간 도전층 사이에 위치한다. 장치는 집적회로 내에 형성된다. 또한, 적어도 최상부 도전층에 가장 가까운 중간 도전층은 연결패드 아래에서 선택된 장치의 기능 배선으로 적용된다.
Figure R1020067003594
집적회로, 도전체, 절연체, 장치, 크랙

Description

집적회로 및 집적회로 형성방법{INTEGRATED CIRCUIT AND METHOD OF FORMING INTEGRATED CIRCUIT}
본 발명은 2003년 8월 21일자로 미국 특허 가출원된 제 60/496,881 호 및 2003년 9월 30일자로 미국 특허 가출원된 제 60/507,539 호에 따른 이익을 청구하고, 이는 이하에서 참조로서 병합한다(대리인 관리번호는 각각 125.090USPR 및 125.090USP2이다).
본 발명은 통상적인 반도체 장치의 형성에 관한 것으로서, 특히 연결패드 밑의 능동회로의 형성에 관한 것이다.
집적회로는 반도체 물질로 이루어진 기판 위 및/또는 내부에 형성된 하나 이상의 전기 장치로 구성된다. 전형적으로, 집적회로는 선택 장치를 형성하고 상기 장치들 사이를 연결하는데 사용하는 2 개 이상의 금속층을 포함한다. 금속층도 집적회로의 연결을 입출력하기 위해 전기적 통로를 구비한다. 집적회로의 입출력에 대한 연결은 연결패드를 통해 이루어진다. 연결패드는 집적회로의 최상부 금속층 상에 형성된다. 연결공정(즉, 연결패드에 볼 연결 도선을 연결함)은 연결패드가 형성됨에 따라서 금속층 아래에 형성된 모든 능동회로에 손상을 줄 수 있다. 따라서, 현재의 회로 레이아웃 규정은 연결패드 아래에 어떠한 회로도 형성되는 것을 허용하지 않거나 또는 주의 깊게 테스트될 수 밖에 없는 제한된 구조만을 허용한다.
연결패드 아래의 손상은 많은 원인에 의해 야기될 수 있으나, 주로 패키지 후의 연결 도선 부착 공정 중 일어나는 응력 및 제 2 차 응력 때문에 일어난다. 예를 들면, 패키지 후의 온도 탈선은 전체 구조상에서 측면 및 수직 응력을 일으킨다. 전형적으로, 집적회로의 금속층은 단단한 산화층들에 의해 서로 격리되는 연성 알루미늄으로 구성된다. 연성 알루미늄은 힘을 받으면 항복하려는 경향이 있는 반면, 단단한 산화층은 그렇지 못하다. 결국, 이는 산화층내에 크랙(crack)을 일으킨다. 산화층에서 크랙이 발생되면, 습기가 들어가서 결국 알루미늄층의 부식과 회로동작의 고장 원인이 된다. 따라서, 전형적인 연결공정은 연결공정 중 발생하는 손상을 방지하기 위해 연결패드 아래에서 버퍼로서만 역할하는 실제 영역을 필요로 하게 된다. 그러나, 칩 크기를 줄이고자하는 칩 설계자로서는 연결패드 아래의 실제 영역이 능동회로 또는 연결로서 사용될 수 있기를 원한다.
상술된 이유 및 하술된 이유들로 인해, 본 발명은 본 발명의 명세서를 읽고 이해하는 당업자에게 더욱 명백해질 것이며, 연결패드 밑에서 능동회로 및 배선을 위한 실제 영역이 효과적으로 사용될 수 있는 개선된 집적회로가 당업계에서 필요할 것이다.
상술한 문제점 및 다른 문제점들은 본 발명에 의해 해소될 수 있으며, 이하의 상세한 설명을 읽고 이해함으로써 명백해질 것이다.
제 1 실시예에서는 집적회로가 개시된다. 집적회로는 기판, 최상부 도전층, 하나 이상의 중간도전층, 절연물질층 및 전기 장치들로 구성된다. 최상부 도전층은 적어도 하나의 연결패드와 단단한 물질로 이루어진 서브-층을 가진다. 하나 이상의 중간 도전층은 최상부 도전층과 기판 사이에서 형성된다. 절연물질층은 도전층을 격리시킨다. 더욱이, 절연물질층 중 하나의 층은 단단하고, 최상부 도전층과 최상부 도전층에 가장 가까운 중간 도전층 사이에 위치한다. 장치들은 집적회로내에 형성된다. 덧붙여, 최상부 도전층에 가장 가까운 중간 도전층은 적어도 연결패드 아래에서 전기 장치들과 전기가 흐를 수 있도록 형성된다.
다른 실시예에서는 집적회로가 개시된다. 집적회로는 기판, 전기 장치영역, 최상부 금속층, 제 2 금속층 및 두꺼운 절연물질층으로 구성된다. 전기 장치영역은 기판 위 및 내부에 형성된다. 최상부 금속층은 최상부 금속층 상에 형성된 하나 이상의 연결패드를 갖는다. 전기 장치영역은 기판과 최상부 금속층 사이에 위치한다. 제 2 금속층은 최상부 금속층과 전기 장치영역 사이에 위치한다. 두꺼운 절연물질층은 최상부 금속층을 제 2 금속층으로부터 격리시킨다. 두꺼운 절연층은 크랙을 방지하기 위해 적용된다.
또 다른 실시예에서는 다른 집적회로가 개시된다. 집적회로는 기판, 복수의 장치, 제 2 금속층 및 제 1 절연물질층으로 구성된다. 복수의 장치는 기판 위 및 내부에 형성된다. 최상부 금속층은 최상부 금속층의 상면에 형성된 적어도 하나의 연결패드를 갖는다. 제 2 금속층은 최상부 금속층과 기판 사이에 위치한다. 또한, 제 2 금속층은 집적회로를 강화하는데 사용되는 갭을 가진다. 제 1 절연물질층은 최상부 금속층과 제 2 금속층 사이에 형성된다.
다른 실시예에서는 연결패드 아래에 능동회로를 가지는 집적회로의 형성방법이 개시된다. 방법은 기판 위 및 내부에 장치를 형성하는 단계를 포함한다. 제 1 금속층을 형성하는 단계이다. 제 1 금속층을 씌우는 두꺼운 제 1 절연물질층을 형성하는 단계로, 여기서 절연물질의 두께는 집적회로를 강하게 한다. 두꺼운 절연물질을 씌우는 최상부 금속층을 형성하는 단계, 그리고 최상부 금속층의 상면에 연결패드를 형성하는 단계이다.
또 다른 실시예에서는 집적회로를 형성하는 단계가 개시된다. 방법은 기판에 전기 장치영역을 형성하는 단계를 포함한다. 전기 장치영역을 씌우는 제 1 금속층을 증착하는 단계이다. 갭을 형성하기 위하여 제 1 금속층을 패터닝하는 단계로서, 여기서 갭은 전류흐름 방향으로 연장된다. 제 1 금속층을 씌우는 절연층을 형성하고 갭내에 채우는 단계로서, 여기서 갭은 단단한 절연물질의 필라들(pillars)을 제공함으로써 집적회로를 강하게 한다. 산화층을 씌우는 최상부 금속층을 증착하는 단계, 그리고 최상부 금속층의 상면에 연결패드를 형성하는 단계이다.
또 다른 실시예에서는 집적회로를 형성하는 방법이 개시된다. 방법은 기판 위 및 내부에 전기 장치영역을 형성하는 단계를 포함한다. 전기 장치영역을 씌우는 제 1 금속층을 형성하는 단계이다. 제 1 금속 영역을 씌우는 절연층을 형성하는 단계이다. 산화층에 인접하여 단단한 물질로 이루어진 서브-층을 포함한 절연층을 씌우는 최상부 금속층을 형성하는 단계, 그리고 최상부 금속층의 상면에 연결패드를 형성하는 단계이다.
바람직한 실시예의 설명과 이하의 도면들에 대한 관점에서 고려될 때, 본 발명은 더욱 용이하게 이해될 수 있고, 추가적인 장점들과 그 용도는 더욱 명백해질 것이다.
도 1은 본 발명의 제 1 실시예에 따른 집적회로의 단면도 일부이다;
도 2는 위에서 본 도면으로서, 본 발명의 제 1 실시예에 따라 갭을 가지는 금속층을 도시한 도면이다; 그리고
도 3A 내지 도 3G는 본 발명에 따른 제 1 실시예에 따른 집적회로를 형성하는 방법을 나타내는 측단면도의 일부이다.
통상의 실시에 따라서, 다양하게 설명된 특징들은 비율에 맞게 도시되지는 않았지만, 본 발명에 관련된 특정한 특징이 강조되도록 도시되었다. 참조번호는 도면과 설명을 통해 부재를 지칭한다.
바람직한 실시예의 상세한 설명에서, 참조는 첨부된 도면에 대해 이루어지고, 도면은 그 일부를 구성하며, 본 발명이 실시되는 바람직한 실시예를 도시함으로서 나타내어질 수 있다. 이들 실시예들은 당업자가 본 발명을 실시할 수 있을 정도로 충분히 상세히 설명된다. 그리고 다른 실시예들이 사용될 수 있고, 그리고 논리적, 기계적, 그리고 전기적 수정들은 본 발명의 요지와 범위로부터 벗어남이 없이 만들어질 수 있다. 따라서 이하의 상세한 설명들은 한정적 의미로 받아들여져서는 안되며, 본 발명은 범위는 특허청구범위와 그 균등물에 의해서만 정해져야 한다.
이하의 설명에서, 기판이라는 단어는 집적회로가 형성되는 모든 구조와 집적회로 제조의 다양한 단계들중 그러한 구조를 일반적으로 칭하는데 사용된다. 이 단어는 도핑된 그리고 미도핑된 반도체, 반도체 또는 절연물질을 지지하는 반도체의 엑피텍셜층, 그와 같은 층들의 조합 및 당업자에게 알려진 그러한 구조를 포함한다. 본 명세서에서 사용하는 상대 위치라는 단어는 웨이퍼나 기판의 방향과 무관하게 웨이퍼 또는 기판의 작업 표면 또는 통상의 평면에 평행한 평면상에 기초하여 정해진다. 본 명세서에서 사용하는 "수평면" 또는 "측면"이라는 단어는 웨이퍼나 기판의 방향과 무관하게 웨이퍼 또는 기판의 작업 표면 또는 통상의 평면에 평행한 평면으로서 정해진다. "수직"이라는 단어는 수평에 수직한 방향을 나타낸다. "상에", "측면에"("측벽"이라고도 함), "더 높은", "더 낮은", "걸쳐", "상부", 및 "아래" 와 같은 단어들은 웨이퍼나 기판의 방향과 무관하게 웨이퍼 또는 기판의 상부 표면상의 통상의 평면 또는 작업 평면에 대해 정해진다.
본 발명의 실시예는 연결패드 아래에 능동장치와 배선을 위한 실제 영역의 사용을 가능하게 하는 집적회로의 구조와 방법을 제공한다. 또한, 본 발명의 실시예는 장치의 기능 배선에 대해 연결패드 밑에 있는 모든 금속층을 사용하는 구조를 제공한다. 또한 본 발명의 실시예들은 TiN 최상부층에 초미세한 배선들과 연결패드 밑에 동시에 존재할 수 있는 높은 전류들을 흐를 수 있게 하는 비교적 넓은 선들의 구조를 보여준다.
도 1은 본 발명의 제 1 실시예에서 집적회로(100)의 단면을 도시한다. 이 실시예에서, 집적회로(100)는 N-채널 MOS 전원 장치(102), N-DMOS 장치(104) 및 NPN 바이폴라 장치(106)를 포함한다. 도 1은 3 개의 도전성 층들을 또한 보여줌으로써, 이 실시예는 제 1 금속층(M1)(108), 제 2 금속층(M2)(110) 및 제 3 금속층 (M3)(112)을 포함하고 있다. 금속층(108, 110 및 112)은 알루미늄, 구리 등과 같은 도전성 물질로 구성된다. 게다가 또 다른 실시예에서, 금속층(108, 110 및 112) 중 적어도 하나는 교호(alternating)의 도전성 층들의 많은 서브-층들로 구성된 서브-마이크론에 의해 구현된다. 제 3 금속층(M3)(112)은 최상부 금속층(112)으로 칭한다. 도시된 바와 같이, 연결패드(130)는 패시베이션층(passivation layer)(132)을 패터닝함으로써, 제 3 금속층(M3)(112)의 상면에 형성된다. 볼 연결 도선(114)(연결 도선(114))은 집적회로(100)의 입력 또는 출력을 제공하기 위해 연결패드(130)와 연결될 수 있다. 이 실시예가 3 개의 금속층(108, 110 및 112)만을 보여주지만, 다른 실시예들은 많거나 또는 적은 금속층들을 가질 수 있다. 예를 들어, 3 개의 금속층들 이상으로 가진 실시예들에서, 추가적인 금속층들은 금속층들(108 및 110) 사이에 형성된다. 각 배선 금속층(108, 110 및 112)은 증착 및 패터닝 등의 본 기술분야로 알려진 통상적인 방법들에 의해 형성된다.
도 1에 도시된 바와 같이, 비아(via)(116)는 집적회로(100)의 전기 장치들(102, 104 및 106) 사이에 전기가 흐를 수 있도록 배선 금속층들(110 및 108)을 선택적으로 연결한다. 또한, 장치(102, 104 및 106)와 제 1 금속층(108)에 전기가 흐를 수 있도록 구비된 비아(118)를 보여준다.
제 1 실시예에서, 서브-마이크론 공정은 금속층(M2)(110)과 금속층(M3)(112)을 형성하기 위해 사용된다. 서브-마이크론 공정은 금속층을 형성하기 위해 많은 서브-층들을 사용한다. 제 1 실시예에서, 서브-층들은 Ti, TiN 및 Al 합금들의 교호층들이다. 게다가 제 1 실시예에서, 금속층(110)(즉, 금속층(112)을 대향하는 서브-층)의 서브-층들의 최상부층은 TiN 층(120)이다. 금속층(110)의 패터닝을 촉진하는 낮은 반영적인 속성들 때문에 TiN 층(120)이 사용된다. 그러나, 서브-층(120)은 금속층(110)을 금속층(112)으로부터 격리 산화층 내에 크랙들이 형성될 수 있는 확률을 증가시킬 수 있다. 특히, 이는 응력이 가해졌을 시 TiN 층이 쉽게 구부러지는 경향이 있기 때문이다. 그 결과, 격리 산화층에 대한 측면의 응력들은 격리 산화층에서 크랙을 형성시킨다. 또한, 또 다른 실시예에서, TiW의 층은 서브-층(120)을 형성한다.
본 발명의 실시예들은 격리 산화층(122)에서 크랙의 형성 확률을 감소시킨다. 제 1 실시예에서, 격리 산화층(122)(즉 금속층(110)을 금속층(112)로부터 격리시키는 산화층)은 상대적으로 두껍게 형성된다. 제 1 실시예에서, 격리 산화층(122)의 두께는 적어도 1.5㎛로 형성된다. 상대적으로 두꺼운 격리 산화층(122)의 사용은 산화층(122)에서 형성된 크랙의 확률들을 감소시킨다. 게다가 또 다른 실시예에서, 격리 산화층은 일반적으로 유전체 또는 절연층이다.
게다가, 제 1 실시예에서, 제 3 금속층(M3)(112)은 매우 뻣뻣하고 단단한 물질을 가지는 서브층(126)을 포함하고 있다. 단단한 서브-층(126)은 격리 산화층(122)과 근접하게 형성되고 연결 패드(114)로 형성된 제 3 금속층(M3) 측을 대향하여 형성된다. 단단한 서브층(126)은 매우 뻣뻣하고 알루미늄에 비해 단단하다. 단단한 서브층은 산화층(122)의 큰 영역에 대해 수평과 수직 응력들이 고르게 분포되어 산화층(122)에서 크랙을 감소시킨다. 제 1 실시예에서, 단단한 서브-층(126)에 사용된 물질은 TiN이다. 이는 종래의 서브-마이크론 증착과 에칭 기술들이 첨가된 TiN의 적합성 때문이다. 그러나 또 다른 실시예에서, 단단한 서브-층(126)은 질화물질로 구성된다. 제 1 실시예에서, 단단한 서브-층(126)의 두께는 80㎚ 정도이다. 게다가, 다른 실시예들에서, TiW 등의 물질은 단단한 서브-층(126)에 사용된다.
또 다른 실시예에서, 제 2 금속층((M2))(110)은 선택된 영역들에서 갭(124)을 가지기 위해 형성된다. 제 2 금속층(110)의 매우 넓은 폭(측면 폭)이 구조를 약화시키기 때문에 크랙은 격리 산화층(122)에서 일어날 수 있다. 이 실시예에서, 갭(124)은 단단한 산화물의 필라들(pillars)을 제공함으로 강력한 구조를 가질 수 있다. 집적회로의 기능에 관한 갭(124)의 충격은 적당한 레이아웃에 의하여 최소화된다. 즉, 레이아웃의 큰 제한 없이 갭의 밀도는 최소화될 수도 있다. 제 1 실시예에서, 갭(124)은 연결패드들 밑에서 제 2 금속층(M2)(110) 총 면적의 10% 만을 차지한다. 또 다른 실시예에서, 갭은 제 2 금속층(M2)(110)을 통한 전류흐름에 대한 충격이 최소화되도록 배치된다. 제 2 금속층(M2)(110)을 통한 전류흐름에 대한 충격을 최소화시키는 갭(124)은 도 2에 도시된다. 도 2도 제 3 금속층(112)을 도시한다.
도 3A에서 3G는 본 발명의 제 1 실시예의 관련된 각 측면을 도시한다. 도 3A는 회로기판(301) 상에 집적회로(300)의 형성 개시의 측단면을 일부 도시한다. 이 실시예에서, 측단면도는 N-채널 MOS(302), N-DMOS(304) 및 NPN 장치(306)를 포함하는 집적회로(300)를 제시한다. 장치들의 다른 형태로 집적회로(300)가 형성될 수 있는 것은 기술 분야의 당업자들이 이해할 수 있는바, 본 발명은 N-채널 MOS, N-MOS 및 NPN 장치들로만 구성된 집적회로에 국한되지 않는다. 전기 장치들(302, 304 및 306)의 형성은 본 발명에서 중요한 부분이 아니기 때문에, 도 3A에서는 전기 장치들(302, 304 및 306)이 이미 형성됨을 도시한다. 이러한 장치들(302, 304 및 306)은 증착, 에칭 마스킹 그리고 주입 등의 본 기술 분야로 알려진 기술들에 의해 형성된다. 제 1 절연층(308)은 장치들(302 및 304 및 306)을 씌움으로써 형성된다. 제 1 실시예에서, 제 1 절연층(308)은 제 1 산화층(308)이다. 비아들(310)은 마스킹 및 에칭 등의 본 기술분야로 알려진 기술들로 형성된다. 그 후, 비아들(310)은 제 1 금속층(312)과 장치들(302, 304 및 306)의 연결을 형성하기 위해 도전성 물질로 채워진다. 우선, 제 1 금속층(312)은 금속층을 증착하여 형성된 후, 제 1 금속층(312)은 선택된 배선들을 형성하기 위해 패터닝된다. 그 후, 제 2 절연층(314)은 제 1 금속층 (M1)(312)과 제 1 산화층(308)의 노출된 영역들을 씌움으로써 형성된다. 제 1 실시예에서, 제 2 절연층(314)은 제 2 산화층(314)이다. 제 2 산화층 표면을 마스킹하고, 제 1 금속층(312)으로 패터닝된 부분을 선택하기 위해 비아들(316)을 아래로 에칭함으로써, 비아들은 제 2 산화층(314)에서 형성된다. 비아들(316)은 도전성 물질로 채워진다.
도 3B를 참조하여, 제 2 금속층(M2)(318)은 제 2 산화층의 상면에 증착된다. 제 1 실시예에서, 제 2 금속층(318)은 다른 금속들의 복수개의 교호층을 포함하고 있는 서브-마이크론 공정에 의해 형성된다. 제 1 실시예에서, 금속의 교호층은 Ti, TiN 그리고 Al 합금들이다. 제 2 금속층(M2)(318)의 최상부 서브층(320)은 제 2 금속층(M2)(318)의 패터닝을 촉진시키는 TiN으로 구성된다. 최상부 서브층(320)은 도 3C에서 도시된다. 그 후, 도 3C에서 도시된 바와 같이, 이 실시예에서 제 2 금속층(318)은 갭(322)의 형성을 만들기 위해 패터닝된다. 갭(322)은 단단한 산화물의 필라들을 제공함으로써 구조를 강하게 할 수 있다. 그 후, 제 3 절연층(324)은 제 2 금속층(M2)으로 씌움으로써 형성된다. 이는 도 3D를 참조하여 설명한다. 제 1 실시예에서, 제 3 절연층(324)은 제 3 산화층(324)이다. 또한, 제 3 절연층(324)은 갭(322)을 채운다. 제 1 실시예에서, 제 3 산화층(324)(격리 산화층(324))은 상대적으로 두껍게 형성된다. 게다가, 제 1 실시예에서 격리 산화층(324)의 두께는 적어도 1.5㎛이다.
그 후, 상대적으로 뻣뻣하고 단단한 금속층(326)은 격리 산화층(324)의 상면에 형성된다. 이는 도 3E을 참조하여 설명한다. 이 단단한 층(326)은 격리 산화층(324)의 큰 영역에 수평과 수직 응력이 고르게 분포된다. 여러 실시예에서, 단단한 층(326)은 TiN 또는 SiN와 같은 질화물층으로 형성된다. 하지만 또 다른 단단한 층(326)은 TiW의 층으로 형성된다. 또한, 제 1 실시예에서, 단단한 층(326)의 두께는 80 ㎚ 정도로 형성된다. 도 3F에 도시한 바와 같이, 제 3 금속층(M3)(328)은 단단한 층(326)을 씌움으로써 형성된다. 제 1 실시예에서, 종래의 서브-마이크론 증착과 에칭 공법으로 인해 제 3 금속층(M3)(328)이 형성되는 동안 단단한 층(326)은 서브층으로 형성된다. 하지만, 또 다른 예(미도시)에서, 단단한 층(326)은 격리 산화층(324)에 가까이 형성된 제 3 금속층(M3)(328)의 서브층이다. 그 후, 연결패드(330)는 증착된 패시베이션층(332)을 패터닝함으로써, 제 3 금속층(M3)(328)의 상면에 형성된다. 이는 도 3G를 참조하여 설명한다. 그 후, 도 3G에 자세히 도시된 바와 같이, 볼 연결 도선(334)은 연결 패드(330)와 연결된다. 도면에는 도시되어 있지는 않지만, 비아는 최상부 금속층(328)이 배선 장치들로 사용될 수 있도록 상대적으로 두꺼운 산화층(324)에 형성된다. 게다가, 단일 집적회로가 복수개의 연결패드를 가질 수 있다는 것은 기술분야에서는 이해할 수 있는 사항이므로, 본 발명은 단일 연결패드에 국한되지 않는다.
비록 규정된 실시 예들이 설명되고 여기에 보여주기는 했지만, 그것은 같은 목적을 달성하기 위해 계산된 몇 개의 배열들은 규정된 실시예의 보기로 대체될 수 있는 것은 본 기술분야의 이러한 통상 기술에 의해 여겨질 것이다. 이 적용은 본 발명의 몇 개의 적합들과 변화들로 구성되어있다. 그러므로, 본 발명은 청구사항들과 거기에 동일한 것들에 의해 제한되어 있는 것은 명백한 것이다.

Claims (98)

  1. 집적회로로서:
    기판;
    적어도 하나의 연결패드 및 단단한 물질의 서브-층을 가지는 최상부 도전층;
    상기 최상부 도전층과 상기 기판 사이에 형성되는 하나 이상의 중간 도전층들;
    상기 최상부 도전층과 상기 중간 도전층들을 서로 격리시키는 절연물질층들; 및
    상기 집적회로내에 형성되는 전기 장치들;을 포함하며,
    상기 서브-층은 상기 최상부 도전층의 나머지 부분보다 단단하고,
    상기 절연물질층들 중 하나의 절연물질층은 상기 중간 도전층들보다 단단하면서 상기 최상부 도전층과 상기 최상부 도전층에 가장 가까운 중간 도전층 사이에 위치하고, 그리고
    적어도 상기 최상부 도전층에 가장 가까운 중간 도전층은 상기 연결패드 밑에서 상기 전기 장치들과 전기가 흐를 수 있도록 형성되는 것을 특징으로 하는 집적회로.
  2. 제 1 항에 있어서, 상기 서브-층은 TiN으로 형성되는 것을 특징으로 하는 집적회로.
  3. 제 1 항에 있어서, 상기 서브-층은 TiW으로 형성되는 것을 특징으로 하는 집 적회로.
  4. 제 1 항에 있어서, 상기 서브-층은 질화물질로 형성되는 것을 특징으로 하는 집적회로.
  5. 제 1 항에 있어서, 상기 전기 장치들은 고전류 장치들이며, 하나 이상의 상기 중간 도전층들은 고전류를 허용하기 위하여 넓은 배선으로 형성되는 것을 특징으로 하는 집적회로.
  6. 제 1 항에 있어서, 상기 최상부 도전층과 상기 중간 도전층들 중의 적어도 하나는:
    서브-마이크론 공정처리에 의해 형성된 도전성 서브-층들을 더 포함하는 것을 특징으로 하는 집적회로.
  7. 제 1 항에 있어서, 상기 최상부 도전층과 상기 중간 도전층들은 금속층들인 것을 특징으로 하는 집적회로.
  8. 제 7 항에 있어서, 상기 금속층들 중의 적어도 하나는 알루미늄과 구리를 포함하는 금속층 그룹으로부터 형성되는 것을 특징으로 하는 집적회로.
  9. 제 1 항에 있어서, 하나 이상의 상기 중간 도전층들은:
    두꺼운 절연층에 의해 상기 최상부 도전층과 격리되는 제 2 도전층을 더 포함하는 것을 특징으로 하는 집적회로.
  10. 제 9 항에 있어서, 상기 두꺼운 절연층은 적어도 1.5㎛ 두께의 산화층인 것을 특징으로 하는 집적회로.
  11. 제 9 항에 있어서, 상기 제 2 도전층은:
    상기 두꺼운 절연층에 인접위치된 TiN층을 더 포함하는 것을 특징으로 하는 집적회로.
  12. 제 9 항에 있어서, 상기 제 2 도전층은 갭들을 가지는 것을 특징으로 하는 집적회로.
  13. 제 12 항에 있어서, 상기 갭들은 적어도 하나의 상기 연결패드 밑에서 상기 제 2 금속층의 총 면적의 10% 만을 차지하는 것을 특징으로 하는 집적회로.
  14. 제 12 항에 있어서, 상기 갭들은 상기 제 2 금속층을 통한 전류흐름에 대한 충격을 최소화하기 위해 전류흐름 방향을 따라 배치되는 것을 특징으로 하는 집적회로.
  15. 집적회로로서:
    기판;
    상기 기판의 위와 내부에 형성되는 전기 장치영역들;
    하나 이상의 연결패드들을 가지는 최상부 금속층;
    상기 최상부 금속층과 상기 전기 장치영역들 사이에 위치되는 제 2 금속층;
    상기 제 2 금속층으로부터 상기 최상부 금속층을 격리시키며 크랙(cracking)을 방지하도록 적용된 두께를 가지는 두꺼운 절연물질층을 포함하며,
    하나 이상의 상기 연결패드들은 상기 최상부 금속층 상에 형성되고, 상기 전기 장치영역들은 상기 기판과 상기 최상부 금속층 사이에 위치하고,
    상기 전기 장치영역들 중 적어도 하나는 적어도 하나의 상기 연결 패드 밑에 직접적으로 형성되는 것을 특징으로 하는 집적회로.
  16. 제 15 항에 있어서, 상기 두꺼운 절연물질층은 적어도 1.5㎛ 두께를 가지는 산화층인 것을 특징으로 하는 집적회로.
  17. 제 15 항에 있어서, 상기 전기 장치영역들과 상기 제 2 금속층 사이에 위치하는 하나 이상의 중간 금속층들을 더 포함하는 것을 특징으로 하는 집적회로.
  18. 제 15 항에 있어서, 상기 제 2 금속층은 상기 두꺼운 절연물질층에 인접위치한 TiN 서브-층을 포함하는 것을 특징으로 하는 집적회로.
  19. 제 15 항에 있어서, 상기 제 2 금속층은 상기 집적회로를 강화시켜주도록 적용되는 갭들을 포함하는 것을 특징으로 하는 집적회로.
  20. 제 19 항에 있어서, 상기 갭들은 하나 이상의 상기 연결패드들 밑에 있는 상기 제 2 금속층의 총 면적의 10% 만을 차지하는 것을 특징으로 하는 집적회로.
  21. 제 19 항에 있어서, 상기 갭들은 상기 제 2 금속층을 통한 전류흐름에 대한 충격을 최소화하기 위해 전류흐름 방향으로 배치되는 것을 특징으로 하는 집적회로.
  22. 제 15 항에 있어서, 상기 두꺼운 절연물질층의 넓은 영역상에서의 수평 및 수직응력 모두를 분산시키도록 적용되는 단단한 물질층을 더 포함하는 것을 특징으로 하는 집적회로.
  23. 제 22 항에 있어서, 상기 단단한 물질층은 상기 최상부 금속층과 상기 두꺼운 절연물질층에 인접하여 형성되는 것을 특징으로 하는 집적회로.
  24. 제 22 항에 있어서, 상기 단단한 물질층은 TiN으로 형성되는 것을 특징으로 하는 집적회로.
  25. 제 22 항에 있어서, 상기 단단한 물질층은 TiW으로 형성되는 것을 특징으로 하는 집적회로.
  26. 제 22 항에 있어서, 상기 단단한 물질층의 두께는 80㎚인 것을 특징으로 하는 집적회로.
  27. 제 22 항에 있어서, 상기 단단한 물질층은 질화물질층인 것을 특징으로 하는 집적회로.
  28. 제 22 항에 있어서, 상기 단단한 물질층은 서브-마이크론 공정처리에 의해 형성된 상기 최상부 도전층의 서브-층인 것을 특징으로 하는 집적회로.
  29. 제 28 항에 있어서, 상기 단단한 물질층인 서브-층은 상기 두꺼운 절연물질층에 인접하여 형성되는 것을 특징으로 하는 집적회로.
  30. 집적회로로서:
    기판;
    상기 기판의 위와 내부에 형성되는 복수의 전기 장치들;
    적어도 하나의 연결패드를 가지는 최상부 금속층;
    상기 최상부 금속층과 상기 기판사이에 위치되며, 상기 집적회로를 강화시키도록 하는 갭들을 가지는 제 2 금속층; 및
    상기 최상부 금속층과 상기 제 2 금속층 사이에 형성된 제 1 절연물질층;을 포함하며,
    적어도 하나의 상기 전기 장치들은 적어도 하나의 상기 연결 패드 밑에서 형성되고, 그리고
    적어도 하나의 상기 연결패드는 상기 최상부 금속층의 상면에 형성되는 것을 특징으로 하는 집적회로.
  31. 제 30 항에 있어서, 상기 집적회로의 기능에 대한 충격을 최소화하기 위해 제 2 금속층내의 상기 갭들의 밀도는 레이아웃에 의해 최소화되는 것을 특징으로 하는 집적회로.
  32. 제 30 항에 있어서, 상기 갭들은 관련된 연결패드 밑에서 상기 제 2 금속층의 총 면적의 10% 만을 차지하는 것을 특징으로 하는 집적회로.
  33. 제 30 항에 있어서, 상기 갭들의 길이는 전류흐름의 방향에 따라 연장되는 것을 특징으로 하는 집적회로.
  34. 제 30 항에 있어서, 상기 최상부 금속층은 상기 제 1 절연물질층에 인접위치한 단단한 서브-층을 포함하는 것을 특징으로 하는 집적회로.
  35. 제 30 항에 있어서, 상기 제 2 금속층은 상기 제 1 절연물질층에 인접위치한 TiN 서브-층을 포함하는 것을 특징으로 하는 집적회로.
  36. 제 30 항에 있어서, 상기 제 2 금속층은 상기 제 1 절연물질층에 인접위치한 TiW 서브-층을 포함하는 것을 특징으로 하는 집적회로.
  37. 제 30 항에 있어서, 상기 제 1 절연물질층은 상기 집적회로의 다른 절연물질층들보다 두꺼운 것을 특징으로 하는 집적회로.
  38. 제 37 항에 있어서, 상기 제 1 절연물질층은 적어도 1.5㎛ 두께를 가지는 제 1 산화층인 것을 특징으로 하는 집적회로.
  39. 기판 위와 내부에 전기 장치들을 형성하는 단계;
    제 1 금속층을 형성하는 단계;
    상기 제 1 금속층으로부터 적어도 하나의 전기 장치에 연결된 적어도 하나의 능동 배선을 형성하는 단계;
    상기 제 1 금속층을 씌우는 두꺼운 제 1 절연물질층을 형성하는 단계;
    상기 두꺼운 제 1 절연물질층을 씌우는 최상부 금속층을 형성하는 단계; 및
    적어도 하나의 상기 능동 배선 위에 직접적으로 있는 상기 최상부 금속층의 상면에 연결패드를 형성하는 단계;를 포함하며,
    상기 제 1 절연물질층의 두께는 집적회로를 강화하는 것을 특징으로 하는 연결패드 밑에 회로를 구비한 집적회로 형성방법.
  40. 제 39 항에 있어서, 상기 두꺼운 제 1 절연물질층은 적어도 1.5㎛ 두께를 가지는 산화층인 것을 특징으로 하는 연결패드 밑에 회로를 구비한 집적회로 형성방법.
  41. 제 39 항에 있어서, 상기 전기 장치들과 상기 제 1 금속층 사이에 하나 이상의 중간 금속층들을 형성하는 단계를 더 포함하는 것을 특징으로 하는 연결패드 밑에 회로를 구비한 집적회로 형성방법.
  42. 제 39 항에 있어서, 상기 제 1 금속층을 형성하는 단계는 갭들을 형성하도록 상기 제 1 금속층을 패터닝하는 단계를 더 포함하는 것을 특징으로 하는 연결패드 밑에 회로를 구비한 집적회로 형성방법.
  43. 제 42 항에 있어서, 상기 갭들은 상기 연결패드 밑의 상기 제 1 금속층 총 면적의 10% 만을 차지하는 것을 특징으로 하는 연결패드 밑에 회로를 구비한 집적회로 형성방법.
  44. 제 42 항에 있어서, 상기 갭들은 상기 제 1 금속층을 통해 전류흐름에 대한 충격이 최소화되도록 하는 방향으로 형성되는 것을 특징으로 하는 연결패드 밑에 회로를 구비한 집적회로 형성방법.
  45. 제 42 항에 있어서, 상기 갭들의 길이는 상기 제 1 금속층내의 전류흐름 방향에 따라 연장되도록 형성되는 것을 특징으로 하는 연결패드 밑에 회로를 구비한 집적회로 형성방법.
  46. 제 39 항에 있어서, 상기 최상부 금속층을 형성하는 단계는 단단한 물질을 가지는 서브-층을 형성하는 단계를 더 포함하는 것을 특징으로 하는 연결패드 밑에 회로를 구비한 집적회로 형성방법.
  47. 제 46 항에 있어서, 상기 단단한 물질은 TiN인 것을 특징으로 하는 연결패드 밑에 회로를 구비한 집적회로 형성방법.
  48. 제 46 항에 있어서, 상기 단단한 물질은 질화물층으로부터 구성되는 것을 특징으로 하는 연결패드 밑에 회로를 구비한 집적회로 형성방법.
  49. 제 46 항에 있어서, 상기 단단한 물질은 상기 두꺼운 제 1 절연물질층 근처에 형성되는 것을 특징으로 하는 연결패드 밑에 회로를 구비한 집적회로 형성방법.
  50. 기판내에 전기 장치영역들을 형성하는 단계;
    상기 전기 장치영역들을 씌우는 제 1 금속층을 증착하는 단계;
    상기 전기 장치영역들에 대한 능동 배선에 갭들을 형성하기 위해 상기 제 1 금속층을 패터닝하는 단계;
    상기 제 1 금속층을 씌우고 상기 갭들에 채워지는 절연물질층을 형성하는 단계;
    상기 절연물질층을 씌우는 최상부 금속층을 형성하는 단계; 및
    상기 최상부 금속층의 상면에 연결패드를 형성하는 단계;를 포함하며,
    상기 갭들의 길이는 상기 능동 배선을 통하여 전류흐름 방향에 따라 연장되고,
    상기 갭들은 단단한 절연물질의 필라들(pillars)을 제공함으로서 집적회로를 강화하고, 그리고
    상기 연결패드는 적어도 하나의 전기 장치영역 위에 직접적으로 위치되는 것을 특징으로 하는 집적회로 형성방법.
  51. 제 50 항에 있어서, 상기 절연물질층은 적어도 1.5㎛ 두께를 가지는 산화층인 것을 특징으로 하는 집적회로 형성방법.
  52. 제 50 항에 있어서, 상기 제 1 금속층내의 갭들은 상기 연결패드 밑의 금속층의 총 면적의 10% 만을 차지하는 것을 특징으로 하는 집적회로 형성방법.
  53. 제 50 항에 있어서, 상기 최상부 금속층을 형성하는 단계는 상기 절연물질층에 인접한 단단한 물질을 가지는 서브-층을 형성하는 단계를 더 포함하는 것을 특징으로 하는 집적회로 형성방법.
  54. 제 53 항에 있어서, 상기 단단한 물질은 TiN인 것을 특징으로 하는 집적회로형성방법.
  55. 제 53 항에 있어서, 상기 단단한 물질은 TiW인 것을 특징으로 하는 집적회로 형성방법.
  56. 제 53 항에 있어서, 상기 단단한 물질은 질화물인 서브-층으로 구성되는 것을 특징으로 하는 집적회로 형성방법.
  57. 기판 위와 내부에 전기 장치영역들을 형성하는 단계;
    상기 전기 장치영역들을 씌우는 제 1 금속층을 형성하는 단계;
    상기 제 1 금속층을 씌우는 절연물질층을 형성하는 단계;
    상기 절연물질층 가까이에 단단한 물질의 서브-층을 포함하는 상기 절연물질층을 씌우는 최상부 금속층을 형성하는 단계; 및
    상기 전기 장치영역들 중 적어도 하나 위에 직접적으로 있는 상기 최상부 금속층의 상면에 연결패드를 형성하는 단계;를 포함하는 것을 특징으로 하는 집적회로 형성방법.
  58. 제 57 항에 있어서, 두꺼운 절연물질층을 가지는 상기 서브-층은 TiN인 것을 특징으로 하는 집적회로 형성방법.
  59. 제 57 항에 있어서, 상기 단단한 물질은 TiW인 것을 특징으로 하는 집적회로 형성방법.
  60. 제 57 항에 있어서, 두꺼운 절연물질층을 가지는 상기 서브-층은 질화물층으로 구성되는 것을 특징으로 하는 집적회로 형성방법.
  61. 제 57 항에 있어서, 상기 두꺼운 절연물질층은 적어도 1.5㎛ 두께를 가지는 산화층인 것을 특징으로 하는 집적회로 형성방법.
  62. 제 57 항에 있어서, 상기 제 1 금속층을 형성하는 단계는, 상기 연결패드 밑의 상기 제 1 금속층의 총 면적의 10% 만을 차지하는 갭들을 형성하도록 상기 제 1 금속층을 패터닝하는 단계를 더 포함하는 것을 특징으로 하는 집적회로 형성방법.
  63. 제 57 항에 있어서,
    상기 제 1 금속층과 상기 전기 장치영역들 사이에 하나 이상의 중간 금속층들을 형성하는 단계; 및
    상기 전기 장치영역들 사이에 배선을 형성하기 위해 하나 이상의 상기 중간 금속층들을 패터닝하는 단계;를 더 포함하는 것을 특징으로 하는 집적회로 형성방법.
  64. 제 14 항에 있어서, 상기 갭들은 상기 제 2 금속층을 통해 전류흐름에 대한 충격을 최소화하기 위한 방향으로 배치되며,
    상기 갭들의 길이는 전류흐름 방향에 따라 연장되는 것을 특징으로 하는 집적회로.
  65. 제 21 항에 있어서, 상기 갭들은 상기 제 2 금속층을 통해 전류흐름에 대한 충격을 최소화하기 위한 방향으로 배치되며,
    상기 갭들의 길이는 전류흐름 방향에 따라 연장되는 것을 특징으로 하는 집적회로.
  66. 제 39 항에 있어서, 상기 기판 위와 내부에 전기 장치들을 형성하는 단계는 상기 전기 장치들 중 적어도 하나의 전기 장치를 연결패드 밑에서 형성하는 단계를 포함하는 것을 특징으로 하는 연결패드 밑에 회로를 구비한 집적회로 형성방법.
  67. 제 50 항에 있어서, 상기 연결패드는 상기 전기 장치영역들 중 적어도 하나의 전기 장치 위에 직접적으로 형성되는 것을 특징으로 하는 집적회로 형성방법.
  68. 집적회로로서:
    기판;
    적어도 하나의 연결패드와 적어도 하나의 서브-층을 구비한 최상부 도전층;
    상기 최상부 도전층과 상기 기판 사이에 형성된 하나 이상의 중간 도전층들;
    상기 최상부 도전층과 상기 중간 도전층들을 서로 격리시키는 하나 이상의 절연물질층들; 및
    상기 집적회로내에 형성된 전기 장치들;을 포함하며,
    적어도 하나의 상기 서브-층은 상기 최상부 도전층의 다른 서브-층들보다 단단하고, 그리고
    상기 최상부 도전층에 가장 가까운 적어도 하나의 중간 도전층은 상기 연결패드 밑에서 상기 전기 장치들과 전기가 흐를 수 있도록 형성되는 것을 특징으로 하는 집적회로.
  69. 제 68 항에 있어서, 적어도 하나의 상기 서브-층은 TiN, SiN 및 TiW를 포함하는 그룹으로부터 선택된 하나인 것을 특징으로 하는 집적회로.
  70. 제 68 항에 있어서, 상기 중간 도전층들 중 적어도 하나의 중간 도전층은 갭들을 구비한 것을 특징으로 하는 집적회로.
  71. 제 70 항에 있어서, 상기 갭들의 길이는 전류흐름에 대한 충격을 최소화하도록 전류흐름 방향으로 연장되는 것을 특징으로 하는 집적회로.
  72. 제 68 항에 있어서, 상기 중간 도전층들 중 적어도 하나는 상기 최상부 도전층에 가장 가까운 중간 도전층 것을 특징으로 하는 집적회로.
  73. 제 68 항에 있어서, 상기 절연물질층 중 한 층은 나머지 절연물질층보다 두꺼우며, 상기 최상부 도전층과 상기 최상부 도전층에 가장 가까운 중간 도전층 사이에 위치되는 것을 특징으로 하는 집적회로.
  74. 집적회로로서:
    기판;
    상기 기판의 위와 내부에 형성되는 전기 장치영역들;
    하나 이상의 연결패드들을 가지는 최상부 금속층;
    상기 최상부 금속층과 상기 전기 장치영역들 사이에 위치되는 제 2 금속층; 및
    상기 제 2 금속층으로부터 상기 최상부 금속층을 격리시키는 제 1 절연물질층;을 포함하며,
    하나 이상의 상기 연결패드들은 상기 최상부 금속층 상에 형성되고, 상기 전기 장치영역들은 상기 기판과 상기 최상부 금속층 사이에 위치하고,
    적어도 하나의 상기 전기 장치영역들은 상기 기판과 적어도 하나의 연결패드 사이에 있고, 그리고
    상기 제 1 절연물질층은 크랙(cracking)을 방지하기 위해 선택된 두께를 가지는 것을 특징으로 하는 집적회로.
  75. 제 74 항에 있어서, 상기 제 1 절연물질층의 두께는 적어도 1.5 ㎛인 것을 특징으로 하는 집적회로.
  76. 제 74 항에 있어서, 상기 제 2 금속층은 전류 흐름의 방향에 따라 연장되는 하나 이상의 갭들을 가지는 것을 특징으로 하는 집적회로.
  77. 제 74 항에 있어서,
    상기 제 2 금속층을 포함하고, 상기 최상부 금속층과 상기 기판 사이의 복수의 중간 금속층들; 및
    상기 제 1 절연물질층을 포함하고, 상기 최상부 금속층과 상기 중간 도전층들을 서로 격리시키는 절연물질층;을 더 포함하는 것을 특징으로 하는 집적회로.
  78. 제 77 항에 있어서, 하나 이상의 상기 연결패드들 밑에 있는 복수의 상기 중간 도전층들은 능동 장치 및 기능적 배선으로 적용되는 것을 특징으로 하는 집적회로.
  79. 집적회로로서:
    기판;
    적어도 하나의 연결패드를 가지는 최상부 도전층;
    상기 최상부 도전층과 상기 기판 사이에 형성된 하나 이상의 중간 도전층들;
    상기 최상부 도전층과 상기 중간 도전층들을 서로 격리시키는 하나 이상의 절연물질층들;
    상기 집적회로를 강화시켜주도록 적용된 갭들을 가지는 상기 최상부 도전층에 가장 가까운 하나 이상의 상기 중간 도전층들 중 하나의 중간 도전층; 및
    상기 집적회로 내에 형성된 전기 장치들;을 포함하고,
    적어도 하나의 상기 연결패드는 상기 최상부 도전층 상에 형성되고, 하나 이상의 상기 중간 도전층들은 상기 연결패드 밑에서 상기 전기 장치들과 전기가 흐를 수 있도록 형성되는 것을 특징으로 하는 집적회로.
  80. 제 79 항에 있어서, 상기 최상부 도전층에 가장 가까운 적어도 하나의 상기 중간 도전층을 격리시키는 하나 이상의 상기 절연물질층들 중 하나의 절연물질층과 상기 최상부 도전층 사이에 형성되고, 상기 최상부 도전층보다 단단한 물질을 가지는 서브-층을 더 포함하는 것을 특징으로 하는 집적회로.
  81. 제 79 항에 있어서, 상기 절연물질층들 중 하나의 층은 다른 절연물질층들보다 두꺼우며, 그리고 상기 최상부 도전층과 상기 최상부 도전층에 가장 가까운 중간 도전층 사이에 위치하는 것을 특징으로 하는 집적회로.
  82. 제 79 항에 있어서, 상기 최상부 도전층에 가장 가까운 하나 이상의 상기 중간 도전층들 중 하나의 중간 도전층에서 상기 갭들의 길이는 전류 흐름에 대한 충격을 최소화하기 위해 전류 흐름의 방향에 따라 연장되는 것을 특징으로 하는 집적회로.
  83. 제 79 항에 있어서, 상기 최상부 도전층에 가장 가까운 하나 이상의 상기 중간 도전층들 중 하나의 중간 도전층에서 상기 갭들은 적어도 하나의 상기 연결 패드 밑에서 영역의 10% 만을 차지하는 것을 특징으로 하는 집적회로.
  84. 집적회로로서:
    기판;
    적어도 하나의 연결패드 및 적어도 하나의 서브-층을 가지는 최상부 도전층;
    상기 최상부 도전층과 상기 기판 사이에 형성된 하나 이상의 중간 도전층들;
    상기 최상부 도전층과 상기 중간 도전층들을 서로 격리시키고, 상기 최상부 도전층을 하나 이상의 상기 중간 도전층들 중 가장 가까운 하나의 중간 도전층으로부터 격리시키며 크랙(cracking)을 방지하기 위해 선택된 두께를 가지는 제 1 절연물질층을 포함하는 하나 이상의 절연물질층들; 및
    상기 집적회로 내에 형성되는 전기 장치들을 포함하며,
    적어도 하나의 상기 연결패드는 상기 최상부 도전층 상에 형성되고,
    적어도 하나의 상기 서브-층은 상기 최상부 도전층의 나머지 부분보다 단단하고,
    상기 최상부 도전층에 가장 가까운 하나 이상의 상기 중간 도전층들 중 하나의 중간 도전층은 상기 집적회로를 강화시켜주도록 적용된 갭들을 가지고,
    적어도 하나의 상기 연결패드 밑에서 하나 이상의 상기 중간 도전층들은 능동 장치들 및 기능적 배선들로 적용되는 것을 특징으로 하는 집적회로.
  85. 기판 위와 내부에 전기 장치들을 형성하는 단계;
    상기 기판을 씌우는 하나 이상의 중간 도전층들을 형성하는 단계;
    하나 이상의 상기 중간 도전층들을 서로 격리시키는 하나 이상의 절연 물질층들을 형성하는 단계;
    최상부 도전층을 형성하는 단계; 및
    적어도 하나의 연결패드를 상기 최상부 도전층의 상면에 형성시키는 단계;를 포함하며,
    상기 최상부 도전층은 최상부 도전층의 나머지 부분보다 단단한 물질을 가지는 적어도 하나의 서브-층을 포함하고, 그리고
    단단한 물질을 가지는 적어도 하나의 상기 서브-층은 적어도 하나의 상기 연결 패드 밑에서 하나 이상의 상기 중간 도전층들의 크랙(cracking)을 방지할 수 있도록 적용되어, 적어도 하나의 상기 연결패드 밑에 있는 하나 이상의 상기 중간 도전층들이 상기 전기 장치들 중 선택된 전기 장치와 기능적 배선으로 사용될 수 있는 것을 특징으로 하는 집적회로 형성방법.
  86. 제 85 항에 있어서, 단단한 상기 서브-층은 TiN, SiN 및 TiW를 포함하는 물질의 그룹 중 하나로 구성되는 것을 특징으로 하는 집적회로 형성방법.
  87. 제 85 항에 있어서, 상기 최상부 도전층과 상기 최상부 도전층에 가장 가까운 중간 도전층 사이에 있는 하나 이상의 상기 절연물질층들 중 하나의 절연물질층을, 나머지 절연물질층들 보다 두꺼워지도록 형성하는 단계를 더 포함하는 것을 특징으로 하는 집적회로 형성방법.
  88. 제 85 항에 있어서, 하나 이상의 상기 중간 도전층들 중 하나의 중간 도전층을 거쳐 통과한 단단한 절연물질의 필라들(pillars)을 형성하기 위해, 하나 이상의 상기 중간 도전층들 중 하나의 중간 도전층에서 갭들을 형성하는 단계를 더 포함하는 것을 특징으로 하는 집적회로 형성방법.
  89. 제 88 항에 있어서, 하나 이상의 상기 중간 도전층들 중 하나는 상기 최상부 도전층에 가장 가까운 중간 도전층인 것을 특징으로 하는 집적회로 형성방법.
  90. 기판 위와 내부에 전기 장치영역들을 형성하는 단계;
    상기 기판을 씌우는 제 1 금속층을 형성하는 단계;
    상기 제 1 금속층을 씌우는 최상부 금속층을 형성하는 단계;
    상기 최상부 금속층 상에 적어도 하나의 연결 패드를 형성하는 단계; 및
    상기 제 1 금속층으로부터 상기 최상부 금속층을 격리시키는 제 1 절연물질층을 형성하는 단계;를 포함하며,
    하나의 상기 연결 패드는 적어도 하나의 상기 전기 장치영역들 위에 직접적으로 형성되고, 그리고
    상기 제 1 절연물질층은 크랙(cracking)을 방지하기 위해 선택된 두께를 가지는 것을 특징으로 하는 집적회로 형성방법.
  91. 제 90 항에 있어서, 상기 제 1 절연물질층의 두께는 적어도 1.5 ㎛가 되도록 형성되는 것을 특징으로 하는 집적회로 형성방법.
  92. 제 90 항에 있어서,
    상기 제 1 금속층과 상기 기판 사이에 하나 이상의 중간 금속층들을 형성하는 단계; 및
    하나 이상의 상기 중간 금속층들을 서로 격리시키기 위해 하나 이상의 절연물질층을 형성하는 단계;를 더 포함하는 것을 특징으로 하는 집적회로 형성방법.
  93. 제 90 항에 있어서, 상기 최상부 금속층과 상기 제 1 절연물질층 사이에서 서브-층을 형성하는 단계를 더 포함하며,
    상기 서브-층은, 상기 제 1 절연 물질층의 크랙을 감소시키는 하나 이상의 상기 연결패드들을 형성하는 동안 발생되는 상기 최상부 금속층에 대한 응력이 상기 제 1 절연물질층의 넓은 영역으로 분산되도록 상기 최상부 금속층의 나머지 부분보다 단단한 물질을 가지는 것을 특징으로 하는 집적회로 형성방법.
  94. 제 90 항에 있어서, 상기 제 1 금속층을 거쳐 통과하는 단단한 절연 물질의 필라들(pillars)을 형성하기 위해 상기 제 1 금속층 내에 갭들을 형성하는 단계를 더 포함하는 것을 특징으로 하는 집적회로 형성방법.
  95. 기판 위와 내부에 전기 장치를 형성하는 단계;
    상기 기판을 씌우는 최상부 도전층을 형성하는 단계;
    상기 최상부 도전층 상에 적어도 하나의 연결패드를 형성하는 단계;
    상기 최상부 도전층과 상기 기판 사이에 하나 이상의 중간 도전층들을 형성하는 단계;
    상기 최상부 도전층과 상기 중간 도전층들을 서로 격리시키는 하나 이상의 절연물질층들을 형성하는 단계; 및
    상기 최상부 도전층에 가장 가까운 하나 이상의 상기 중간 도전층들 중 하나의 중간 도전층에서, 상기 최상부 도전층에 가장 가까운 하나 이상의 상기 중간 도전층들 중 하나의 중간 도전층을 거쳐 통과하는 단단한 절연물질의 필라들(pillars)을 형성하여 적어도 하나의 상기 연결 패드 밑에 있는 하나 이상의 상기 중간 도전층들의 크랙(cracking)을 방지하기 위해 적용된 갭들을 형성하는 단계;를 포함하며,
    하나 이상의 상기 중간 도전층들은 상기 연결패드 밑에서 선택된 전기 장치들의 기능적 배선으로 적용된 것을 특징으로 하는 집적회로 형성방법.
  96. 제 95 항에 있어서, 상기 최상부 도전층에 가장 가까운 하나 이상의 상기 중간 도전층들 중 상기 하나의 중간 도전층에서 상기 갭들은 전류흐름에 대해 상기 갭들의 효과를 감소시키기 위해 전류흐름 방향으로 형성되는 것을 특징으로 하는 집적회로 형성방법.
  97. 제 95 항에 있어서, 상기 최상부 도전층과 상기 절연물질층들 중 하나의 절연물질층 사이에 서브-층을 형성하는 단계를 더 포함하며,
    상기 절연물질층들 중 하나의 절연물질층은 상기 최상부 도전층으로부터 가장 가까운 하나 이상의 상기 중간 도전체들 중 하나의 중간 도전체를 상기 최상부 도전층으로부터 격리시키고, 상기 서브-층은 하나 이상의 상기 절연물질층의 크랙을 감소시키기 위해 적어도 하나의 상기 연결패드를 형성하는 동안 발생되는 상기 최상부 도전층 상의 응력이 하나 이상의 상기 절연물질층의 넓은 영역으로 분산되도록 상기 최상부 도전층의 나머지 부분보다 단단한 물질을 가지는 것을 특징으로 하는 집적회로 형성방법.
  98. 제 95 항에 있어서, 상기 최상부 도전층과 상기 최상부 도전층으로부터 가장 가까운 중간 도전층 사이에 하나 이상의 상기 절연물질층들 중 하나의 절연물질층을 나머지 절연물질층보다 두꺼워지도록 형성하는 단계를 더 포함하는 것을 특징으로 하는 집적회로 형성방법.
KR1020067003594A 2003-08-21 2004-07-20 집적회로 및 집적회로 형성방법 KR100973399B1 (ko)

Applications Claiming Priority (6)

Application Number Priority Date Filing Date Title
US49688103P 2003-08-21 2003-08-21
US60/496,881 2003-08-21
US50753903P 2003-09-30 2003-09-30
US60/507,539 2003-09-30
US10/698,184 2003-10-31
US10/698,184 US7005369B2 (en) 2003-08-21 2003-10-31 Active area bonding compatible high current structures

Publications (2)

Publication Number Publication Date
KR20060087516A KR20060087516A (ko) 2006-08-02
KR100973399B1 true KR100973399B1 (ko) 2010-07-30

Family

ID=34198983

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020067003594A KR100973399B1 (ko) 2003-08-21 2004-07-20 집적회로 및 집적회로 형성방법

Country Status (7)

Country Link
US (4) US7005369B2 (ko)
EP (2) EP1661179B1 (ko)
JP (2) JP5270836B2 (ko)
KR (1) KR100973399B1 (ko)
CN (4) CN105261607A (ko)
TW (1) TWI293186B (ko)
WO (1) WO2005024943A1 (ko)

Families Citing this family (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8274160B2 (en) 2003-08-21 2012-09-25 Intersil Americas Inc. Active area bonding compatible high current structures
JP2007005539A (ja) * 2005-06-23 2007-01-11 Seiko Epson Corp 半導体装置
JP4605378B2 (ja) 2005-07-13 2011-01-05 セイコーエプソン株式会社 半導体装置
JP2007042817A (ja) * 2005-08-02 2007-02-15 Sanyo Electric Co Ltd 絶縁ゲート型半導体装置およびその製造方法
US7701070B1 (en) 2006-12-04 2010-04-20 Xilinx, Inc. Integrated circuit and method of implementing a contact pad in an integrated circuit
US7888257B2 (en) * 2007-10-10 2011-02-15 Agere Systems Inc. Integrated circuit package including wire bonds
JP2011502352A (ja) * 2007-10-31 2011-01-20 アギア システムズ インコーポレーテッド 半導体デバイスのためのボンド・パッド・サポート構造
CN101996993A (zh) * 2009-08-13 2011-03-30 中芯国际集成电路制造(上海)有限公司 利用单一金属化的焊盘下的器件
US20110156260A1 (en) * 2009-12-28 2011-06-30 Yu-Hua Huang Pad structure and integrated circuit chip with such pad structure
JP6074984B2 (ja) * 2012-09-28 2017-02-08 ローム株式会社 半導体装置

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH06100589A (ja) * 1992-09-22 1994-04-12 Mochida Pharmaceut Co Ltd 新規な蛋白性生理活性物質およびそのｄｎａ

Family Cites Families (35)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4695868A (en) 1985-12-13 1987-09-22 Rca Corporation Patterned metallization for integrated circuits
US5133054A (en) * 1987-10-20 1992-07-21 Sharp Kabushiki Kaisha Data transmission apparatus for autonomously and selectively transmitting data to a plurality of transfer path
US4893151A (en) * 1987-11-26 1990-01-09 Kabushiki Kaisha Toshiba Image developing apparatus
JP3206035B2 (ja) * 1991-10-08 2001-09-04 日本電気株式会社 樹脂封止型半導体装置
JP2988075B2 (ja) * 1991-10-19 1999-12-06 日本電気株式会社 半導体装置
US5385868A (en) * 1994-07-05 1995-01-31 Taiwan Semiconductor Manufacturing Company, Ltd. Upward plug process for metal via holes
US6300688B1 (en) * 1994-12-07 2001-10-09 Quicklogic Corporation Bond pad having vias usable with antifuse process technology
JP3482779B2 (ja) * 1996-08-20 2004-01-06 セイコーエプソン株式会社 半導体装置およびその製造方法
JP3660799B2 (ja) * 1997-09-08 2005-06-15 株式会社ルネサステクノロジ 半導体集積回路装置の製造方法
US5986343A (en) * 1998-05-04 1999-11-16 Lucent Technologies Inc. Bond pad design for integrated circuits
US6552438B2 (en) 1998-06-24 2003-04-22 Samsung Electronics Co. Integrated circuit bonding pads including conductive layers with arrays of unaligned spaced apart insulating islands therein and methods of forming same
US6232662B1 (en) * 1998-07-14 2001-05-15 Texas Instruments Incorporated System and method for bonding over active integrated circuits
US6261944B1 (en) * 1998-11-24 2001-07-17 Vantis Corporation Method for forming a semiconductor device having high reliability passivation overlying a multi-level interconnect
TW445616B (en) * 1998-12-04 2001-07-11 Koninkl Philips Electronics Nv An integrated circuit device
US6965165B2 (en) * 1998-12-21 2005-11-15 Mou-Shiung Lin Top layers of metal for high performance IC's
US8021976B2 (en) * 2002-10-15 2011-09-20 Megica Corporation Method of wire bonding over active area of a semiconductor circuit
US6534870B1 (en) * 1999-06-15 2003-03-18 Kabushiki Kaisha Toshiba Apparatus and method for manufacturing a semiconductor device
US6133054A (en) * 1999-08-02 2000-10-17 Motorola, Inc. Method and apparatus for testing an integrated circuit
US6198170B1 (en) 1999-12-16 2001-03-06 Conexant Systems, Inc. Bonding pad and support structure and method for their fabrication
US6495917B1 (en) * 2000-03-17 2002-12-17 International Business Machines Corporation Method and structure of column interconnect
DE60132855T2 (de) 2000-07-27 2009-02-26 Texas Instruments Inc., Dallas Kontaktierungsstruktur einer integrierten Leistungsschaltung
JP2002198374A (ja) * 2000-10-16 2002-07-12 Sharp Corp 半導体装置およびその製造方法
US6795675B2 (en) * 2001-02-26 2004-09-21 Canon Kabushiki Kaisha Developing-carrying member, and developing apparatus and image forming apparatus including the member
FR2824954A1 (fr) 2001-05-18 2002-11-22 St Microelectronics Sa Plot de connexion d'un circuit integre
ATE308630T1 (de) * 2001-06-11 2005-11-15 Mitsubishi Materials Corp Beschichtetes sinterkarbidschneidwerkzeug
JP2003068751A (ja) 2001-08-27 2003-03-07 Nec Yamagata Ltd 半導体装置及びその製造方法
JP2003068740A (ja) * 2001-08-30 2003-03-07 Hitachi Ltd 半導体集積回路装置およびその製造方法
JP2003142485A (ja) * 2001-11-01 2003-05-16 Mitsubishi Electric Corp 半導体装置及びその製造方法
US6921979B2 (en) * 2002-03-13 2005-07-26 Freescale Semiconductor, Inc. Semiconductor device having a bond pad and method therefor
JP3967199B2 (ja) * 2002-06-04 2007-08-29 シャープ株式会社 半導体装置及びその製造方法
US7288845B2 (en) * 2002-10-15 2007-10-30 Marvell Semiconductor, Inc. Fabrication of wire bond pads over underlying active devices, passive devices and/or dielectric layers in integrated circuits
US6963138B2 (en) * 2003-02-03 2005-11-08 Lsi Logic Corporation Dielectric stack
JP4357862B2 (ja) * 2003-04-09 2009-11-04 シャープ株式会社 半導体装置
US6927156B2 (en) * 2003-06-18 2005-08-09 Intel Corporation Apparatus and method extending flip-chip pad structures for wirebonding on low-k dielectric silicon
US7459790B2 (en) * 2003-10-15 2008-12-02 Megica Corporation Post passivation interconnection schemes on top of the IC chips

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH06100589A (ja) * 1992-09-22 1994-04-12 Mochida Pharmaceut Co Ltd 新規な蛋白性生理活性物質およびそのｄｎａ

Non-Patent Citations (1)

* Cited by examiner, † Cited by third party
Title
미국특허공보 6100589호

Also Published As

Publication number Publication date
US7005369B2 (en) 2006-02-28
JP2007503113A (ja) 2007-02-15
US7795130B2 (en) 2010-09-14
EP2264757B1 (en) 2017-03-29
EP2264757A3 (en) 2011-06-29
EP2264757A2 (en) 2010-12-22
EP1661179B1 (en) 2017-09-06
TWI293186B (en) 2008-02-01
US20070184645A1 (en) 2007-08-09
EP1661179A1 (en) 2006-05-31
US20050042853A1 (en) 2005-02-24
CN1645606A (zh) 2005-07-27
JP2012147006A (ja) 2012-08-02
KR20060087516A (ko) 2006-08-02
WO2005024943A1 (en) 2005-03-17
US7224074B2 (en) 2007-05-29
CN102097366A (zh) 2011-06-15
TW200511403A (en) 2005-03-16
CN105261607A (zh) 2016-01-20
US20060099823A1 (en) 2006-05-11
JP5270836B2 (ja) 2013-08-21
US20070187837A1 (en) 2007-08-16
CN104112706A (zh) 2014-10-22

Similar Documents

Publication Publication Date Title
US7795130B2 (en) Active area bonding compatible high current structures
US6803302B2 (en) Method for forming a semiconductor device having a mechanically robust pad interface
US7679195B2 (en) PAD structure and method of testing
US6908841B2 (en) Support structures for wirebond regions of contact pads over low modulus materials
US7382038B2 (en) Semiconductor wafer and method for making the same
EP1399966B1 (en) Power pads for application of high current per bond pad in silicon technology
US6828681B2 (en) Semiconductor devices having contact pads and methods of manufacturing the same
US8946912B2 (en) Active area bonding compatible high current structures
US7666712B2 (en) Design of BEOL patterns to reduce the stresses on structures below chip bondpads
JP4663510B2 (ja) 半導体装置

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E902 Notification of reason for refusal
E601 Decision to refuse application
J201 Request for trial against refusal decision
J301 Trial decision

Free format text: TRIAL DECISION FOR APPEAL AGAINST DECISION TO DECLINE REFUSAL REQUESTED 20080910

Effective date: 20100331

S901 Examination by remand of revocation
E902 Notification of reason for refusal
GRNO Decision to grant (after opposition)
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20130708

Year of fee payment: 4

FPAY Annual fee payment

Payment date: 20140709

Year of fee payment: 5

FPAY Annual fee payment

Payment date: 20150708

Year of fee payment: 6

FPAY Annual fee payment

Payment date: 20160713

Year of fee payment: 7

FPAY Annual fee payment

Payment date: 20170713

Year of fee payment: 8

LAPS Lapse due to unpaid annual fee