TWI293186B - Active area bonding compatible high current structures - Google Patents

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TWI293186B
TWI293186B TW093121110A TW93121110A TWI293186B TW I293186 B TWI293186 B TW I293186B TW 093121110 A TW093121110 A TW 093121110A TW 93121110 A TW93121110 A TW 93121110A TW I293186 B TWI293186 B TW I293186B
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conductive layer
forming
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TW093121110A
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John T Gasner
Michael D Church
Sameer D Parab
Paul E Bakeman Jr
David A Decrosta
Robert L Lomenick
Chris A Mccarty
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Intersil Inc
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1293186 九、發明說明： 【相關申請案交互參照】 本申請案係依下列美國臨時申請案主張優先權：於 2〇03年8月21日申請之美國臨時申請案第6〇/496,88i號 以及於2003年9月30曰申請之美國臨時申請案第 60/507,539號。該兩件美國申請案併入於此，以供參照（代 理人案件第125.090USPR號及第125.090USPR2號）。 【發明所屬之技術領域】 本發明一般而言係關於半導體元件之形成，特別係關 於在一銲墊下方之主動電路之形成。 【先前技術】 積體電路係包含形成於半導電材質之内及/或之上之兩 個或更多個電子元件。一般而言，該積體電路包含兩層或 更夕層金屬層’該等金屬層係使用於形成選擇元件以及該 等元件之間之互連。該等金屬層亦提供用於連接至積體電 路之輸入及輸出之電氣路徑。連接至積體電路之輸入及輸 出之工作可經由銲墊來完成。銲墊係形成於該積體電路一 頂部金屬層之上。銲接程序（亦即球形銲接線銲接至該銲墊） 可對形成於金屬層下方之任何主動電路造成損壞（該銲墊係 升y成於该金屬層之上）。因此，目前之電路佈線規則並不允 争任何私路形成於銲墊下方，或者僅僅允許必需加以嚴密 測試之有限結構。 造成鲜塾下方之損害有許多原因，然而主要造成原因 係在於鲜接線附著程序期間所產生之應力以及封裝後之後 1293186 二，力。例如，封裝後之溫度傳導會施加側向力及垂直力 γ所有結構之上。積體電路之金屬層通常係由軟質鋁所製 成’該軟質鋁係藉由較硬之氧化物層而彼此隔開。該軟質 銘趨向於不抵抗力之作用，然而較硬之氧化物層則不如 ::。因此最後會造成氧化物層裂開之現象。一但氧化物層 衣開了，濕氣便會進入，造成鋁層腐蝕之現象，最後電路 力月b便會失效。於是，銲接程序一般而言需要於銲墊下方 X置貫體物，僅作為於銲接程序期間防止損壞之緩衝。無 觸如何’當晶片設計者試著降低晶片大小時，必須能夠使 用銲墊下方之實體物，用於主動電路或互連。 基於以上所說明之原因以及以下所說明之其它原因（於 閱讀及瞭解本說明書内容時，熟知本項技術之人士將會明 瞭該等原因），於本項技術中必須要有一改良之積體電路， 有效地容許於銲墊下方使甩實體物，以用於主動電路及互 連。 【發明内容】 · 上述問題以及其它問題係藉由本發明而解決，並將藉 由閱讀及研究以下說明内容而了解之。 一積體電路係揭示於一實施例中。該積體電路係包含 一基底、一頂部導電層、至少一中間導電層、絕緣材料層 及元件。该頂部導電層具有至少一銲塾以及一較硬材料次 層。該至少一中間導電層係形成於該頂部導電層與該基底 之間。該絕緣材料層係將該導電層分隔開。此外，該絕緣 材料層其中之一層係較硬並係位於該頂部導電層與最靠近 1293186 该頂部導電層之一中間導電層之間。料元件係形成於該 積體電路之中。此外，至少最靠近該項部導電層之該中間 導電層係設置成用於在銲塾下方之選擇元件之功能性互 連。 人一一積體電路係揭示於另一實施例中。該積體電路係包 含一基底、元件區、-頂部金屬^、_第二金屬層以及一 較厚絕緣材料層。該元件區係形成於該基底之上及之内。 。亥頂。p金屬層具有形成於其上之一或多個銲墊。該元件區 係位於該頂部金屬層與該基底之間。該第二金屬層係位於 该頂部金屬層與該元件區之間。該較厚絕緣材料層係將該 頂部金屬層與該第二金屬層隔開。該較厚絕緣層係設置用 於防止裂開現象。 人另一積體電路係揭示於另一實施例中。該積體電削 包含一基底、複數個元件、一頂部金屬層、一第二金屬^ 以及一第一絕緣材料層。該複數個元件係形成於該基底」 上及之内。該頂部金制具有形成於該頂部金屬層之1 面上之至少-個銲塾。一第二金屬層係位於該頂部金屬^ 與該基底之間。此外，該第二金屬層具有間隙，設置成戶 於加強該積體電路L絕緣材料層係形成於該頂部^ 展層與該第二金屬層之間。 一於銲塾下方形成具有主動電路之積體電路之方法〇 揭示於另一實施例中。該方法包含:形成元件於一基底4 中及之上；形成—第-金屬層；形成―第-較厚絕緣㈣ 層於該第-金屬層上方，其中該絕緣材料層之厚度係加^ 1293186 了該積體電路；形成一 了g却a _ 成頂。P金屬層於該較厚絕緣材料層上 方以及形成一銲墊於該頂部層之一表面上。 形成積體電路之方法孫姐一〜2 々忒係揭不於另一實施例中。該方 法包含··形成元件區於一基底夕由·、接 ^ 丞展之中，〉儿積一第一金屬層於 70件區之上方；使該第-金屬層形成圖案，以形成間隙， ^中該間隙係以電流流動方向沿伸；形成_絕緣層於該第 -金屬層上方以及填補該間隙，纟中該間隙係藉由提供較 硬絕緣材料之柱狀物而加強該積體電路；沉積一頂部金屬 層於氧化物層上方以及形成一銲墊於該頂部金屬層之一表 面上。 一形成積體電路之方法係揭示於另一實施例中。該方 去包含·形成元件區於一基底之中及之上；形成一第一金 屬層於該元件區之上方；形成一絕緣層於該第一金屬層上 方；形成一頂部金屬層於該絕緣層上方，該絕緣層包括接 近該氧化物層之一較硬材料之次層；以及形成一銲墊於該 頂部金屬層之一表面上。 【實施方式】 於以下之較佳實施例詳細說明中，將參照圖式說明之， 圖式係形成實施例之一部份，其中圖式係以本發明可實施 之特定較隹實:施例來表示之。該等實施例係以充分細節說 明之，以使熟悉本項技術之人士可實施本發明，且應了解 者為，可應用其他實施例，且於不違離本發明精神及範疇 前提下，可進行邏輯、機械及電氣方面之改變。因此以下 詳細說明並不在於限制，且本發明之範圍僅為申請專利範 10 1293186 圍及其均等物所界定。 於以下之說明中，用語「基底」係用於声 體電路上所形成之任何結構， 、A略表不於積 造階段期間之這種結構。該用語包體電路製 體、於支料導體上或絕緣材質上之以^未摻雜f導 層之組合’以及本項技術中所知之^ 请案中所使用之用語^目對位 〜 、本申 Α Λ 」之疋義係根據與晶圓哎 基底之傳統平面或工作表面平 一 ^ ^ ^ ^ 丁仃 < 十面，與晶圓或基底之 方向無關。本申請案中所使用之用語「水平面」或「側向 千面」係定義成與晶圓或基底之傳統平面或卫作表面平行 之平面。用語「垂直」表示垂直於水平之方向。例如「上、 :側」（如於「側壁」中）、「較高」、「較低」、「上方二 「頂部」及「下方」之用語係相對於晶圓或基底之頂‘表 面上之傳統平面或工作表面而言，與晶圓或基 m ° 本發明之實施例提供一種方法及積體電路之結構，其 允σ午方、銲墊下方使用實體物，用於主動元件及互連。此外， 本發明之實施例提供一種結構，其可於銲墊下方使用所有 孟屬層用於元件之功能性互連。此外，本發明 < 實施 例亦ϋ、種結構’其允許具有一氮化鈦（τίΝ)頂部層之次 微米互連線與能夠承载高電流之較寬線同時存在於銲墊之 下方。 第1圖係本發明之一實例之一積體電路丨〇〇的部分剖 面圖。於該實施例中，積體電路100之部分包含一 N型通 π 1293186 道金屬氧化物半導體功率元件102、一 N型通道空乏型金 屬氧化物半導體元件104以及一仰|型雙極元件1〇6。第 1圖亦表示出三層導電層，於該實施例中其包含一第一金 屬層Ml 108、一第二金屬層M2 110以及一第三金屬層 H2。該金屬層108、110及112可由導電材料製成，3諸如 鋁、銅及類似者。此外，於另一實施例中，該金屬層1〇8、 110及112至少其中之一係由形成許多交替導電層之次層 之次微米製程所製成。該第三金屬層M3 112可表示成為 頂部金屬層112。如圖所示，一銲墊13〇係藉由使純化層 132形成圖案而被形成於該第三金屬層m3 112之一表面 上 球形銲接線114(銲接線114)可藕接至該銲墊13〇， 以提供積體電路1〇〇之一輸入或輸出。雖然該實施例僅表 ^ 了'~層金屬層108、11 0及1 1 2，其他實施例係具有較多 或幸乂沙之金屬層。例如，於一具有多於三層金屬層之實施 例中’額外之金屬層係形成於金屬層1 〇8及丨丨〇之間。該 互連金屬層108、110及112各者係由本項技術所知之習 知方法所形成，諸如沉積及形成圖案方法。 如第1圖所示，通孔116選擇性地藕接該互連金屬層 108及110，以形成積體電路1〇〇之元件1〇2、1〇4及1〇6 間之兒氣連接。第1圖並進一步表示通孔118，該通孔提 供了至元件102、104及106以及第一金屬層108之電氣 連接。 於~實施例中，該次微米製程係用於形成金屬層M2 110以及金屬層M3 112。該次微米製程使用許多次層以形 12 1293186 成一金屬層。於一實施例中，該次層係鈇、一氣化鈦及鋁 合金之交替層。進一步於一實施例中，該次層金屬層i = 之頂部層（亦即為次層外層金屬1丨2)係一一氮化鈦層^ 2〇。 該一氮化鈦層120係用於該位置中，此係因其低反射特性 之故，該特性係有助於金屬層110形成圖案。然而，次層 120之存在趨向於增加氧化物層中形成裂開之可能性，該 氧化物層係將金屬層110與金屬層112分隔。特別的是， 因為該一氮化鈦層趨向堅硬，因此當施加應力時，該一氛 化鈦層並不會因而受影響。結果，於分離氧化物上之側向 應力趨向在分離氧化物層中形成裂開。進一步於另一實施 例中’ 鎢化鈦層形成了次層120。 本發明之實施例減少了形成於分離氧化物層丨22中之 裂開之可能性。於一實施例中，該分離氧化物層122(亦即 將至屬層11 〇與金屬層112分隔之氧化物層）係較厚。於一 貫施例中，分離氧化物層122係為至少1.5微米厚。使用 厚度較厚之分離氧化物層122降低了形成於分離氧化物層 122中之裂開之可能性。於另一實施例中，分離氧化物層 一般而言係一介電或絕緣層。 此外，於一實施例中，第三金屬層M3 112包含一由 非常堅硬材質製成之較硬次層126。該硬次層126係鄰近 该分離氡化物層122並位於形成銲墊H4之第三金屬層M3 之一側之相反側。與鋁相較之下，該硬次層126係非常堅 硬。該硬次層126將側向應力及垂直應力分配於氧化物1 22 較大區域之上，進而降低了於氧化物122中之裂開傾向。 13 !293186
之材質係為一氮化鈦。這
例中，該硬次層126之厚度約為 係一氮化物層。於一實施 8〇奈米。於另一實施例 中，諸如一鎢化鈦之材質係用於該硬次層126
。也就是說，間隙之密度可減至最小，以致佈置設計不 會明顯受限。於一實施例中，於銲墊下方，間隙124擁有 之面積不超過第二金屬層M2 11〇全部面積之1〇%。於另 一貝加例中，間隙設置方向使得對流經該第二金屬層Μ] 11 〇之電流之影響降至最小程度。用於將對流經該第二金 屬層M2 110之電流之影響降至最小程度之間隙124之例 子係表示於第2圖。第2圖亦表示出第三金屬層丨12。 第3A圖至第3G圖表示本發明一實施例相關方面之形 成。第3A圖表示於一基底301上之積體電路3〇〇開始形 成之部份剖面側視圖。該部份剖面側視圖表示，於該實施 例中之積體電路300包含一 N型通道金屬氧化物半導體 302、一 N型通道空乏型金屬氧化物半導體3〇4以及一 NpN 型元件306。於本項技術中可瞭解的是，其他型式之元件 14 1293186 可形成於該積體電路300之中，而且本發明係不僅限於具 有N型通道金屬氧化物半導體、N型通道空乏型金屬氧化 物半導體以及NPN型元件之積體電路。由於元件3〇2、3〇4 及306之形成並非本發明必要部分，因此第3A圖係表示 該等元件已經形成。該等元件3〇2、3〇4及3〇6之形成係 藉由本項技術中已知之技術而完成，諸如沉積、蝕刻掩罩 及植入。一第一絕緣層308係形成於元件3〇2、3〇4及3〇6 之上。於一實施例中，該絕緣層3〇8係為一第一氧化物層 308。通孔310之形成係藉由本項技術中已知之技術而完 成，諸如掩罩及蝕刻。接著，該通孔3丨〇係以導電材料填 充，以形成與該第一金屬層312以及元件302、304及306 之接觸。該第一金屬層312之形成係藉由首先沉積一金屬 層然後再使該第一金屬層3 12形成圖案以形成選擇互連。 然後，一第二絕緣層3 14係形成於第一金屬層μ 1 3 12上 方’並曝露出該第一氧化物層3 〇 8之區域。於一實施例中， 遠第二絕緣層3 14係一第二氧化物層3 14。藉由掩罩該第 一氧化物層之一表面並钱刻通孔3 16向下至形成圖案之第 一金屬層312之選擇部分，而於該第二氧化物層314中形 成通孔。然後以導電材質填充該通孔316。 參考第3Β圖，一第二金屬層M2 3 1 8係沉翁於該第二 氡化物層之一表面上。於一實施例中，該第二金屬層3 18 係藉由一次微米製程而形成，其包含複數層不同金屬之交 替層。於一實施例中，該金屬交替層係為鈦、一氮化鈦及 銘合金。該第二金屬層M2 3 1 8之一頂部次層320係由一 15 1293186 氮化鈦所製成，其有助於該第二金屬層M2 318之形成圖 案。該頂部次層320係表示於第3C圖中。如第％圖所示， 於該實施例中，然後該第二金屬層318係被形錢案:、以 形成間隙322。藉由提供硬質氧化物柱狀物，該間隙 加強了該結構。然後-第三絕緣《324係形成於該第二金 屬層M2上方。此係表示於第3D圖中。於一實施例中， 該第三絕緣層324係一第三氧化物層324。該第三氧化物 層324亦填充於該間隙322内。於一實施例中，該第三氧 化物層324(分離氧化物層324)厚度較厚。此外，於一實1 例中，該分離氧化物層324之厚度至少為i ·5微米。
接著，一層較為堅硬之金屬層326係形成於該分離氧 化物層324表面之上。此係表示於第3Ε圖中。該硬層 將側向應力及垂直應力分配於分離氧化物層324較大區域 之上。該硬層326之一些實施例係藉由一氮化物層（諸如一 氮化鈦或氮化矽）而形成。於另一實施例中，該硬層3%係 藉由一一鎢化鈦層而形成。此外，於一實施例中，該硬層 326之厚度大約為80奈米。參考第3F圖，該第三金屬層 M3 328係形成於該硬層326上方。於一實施例中，該硬層 3 2 6係藉由習知次微米沉積及餘刻技術於該第三金屬層 M3 3 28形成期間所形成之一次層。於另一實施例中（未表 示方、圖中），该硬層326係為於接近該分離氧化物層324處 所形成之該第三金屬層]VI3 328之一次層。接著，藉由使 一經沉積處理之鈍化層332形成圖案，一銲墊33〇係形成 於该第二金屬層M3 328之一上表面之上。此係表示於第3G 16 1293186 圖中。另如第3G圖所示，接著，一球形銲接線334係藕 接至談録墊330。通孔係形成於該較厚氧化物層中， 使得該頂部金屬層328亦可用於互連元件（並未於圖中表 示）。此外，於本項技術中所應瞭解者為，一單一積體電路 可有多重銲墊，而且本發明並不限於一單一銲墊。 一雖然此處已經解釋說明特別實施例，然而熟悉本項技 術之人士皆將認同，任何被計算用於完成相同目的之配置 係可取代所示之特別實施例。本申請案係在於涵蓋任何本 ::之調整與變化。因此，所應瞭解者為，本發明僅為申 明專利乾圍及其均等物所界定。 【圖式簡單說明】 睁解^較佳實施例之說明内容及以下圖式，可較輕易地 '、旱^明，亦可更容易明瞭本發明之優點及應用。 圖。μ /圖係本發明之一實例之一積體電路的部分剖面 俯視^。圖係本發明之—貫例之具有間隙之金屬層部分的 電路1 t圖至第3G圖係本發明之一實例中之一形成積體 万法的部分剖面側視圖。 才艮 Jjn. 而係绔举 '種說明特點係非依比例大小而繪製， 中，^成強調相關於本發明之特徵。於所有圖式及文字 5元件符號表示相同元件。 【主要元件符號說明】 100 積體電路 17 1293186 102 N型通道金屬氧化物半導體功率元件 104 N型通道空乏型金屬氧化物半導體元件 106 NPN型雙極元件 108 第一金屬層 110 第二金屬層 112 第三金屬層 114 球形銲接線 116 通孔 118 通孔 120 一氮化鈦層 122 分離氧化物層 124 間隙 126 硬次層 130 銲墊 132 鈍化層 300 積體電路 301 基底 302 N型通道金屬氧化物半導體 3 04 N型通道空乏型金屬氧化物半導體 306 NPN型元件 308 第一氧化物層 310 通孔 312 第一金屬層 314 第二氧化物層 通孔 第二金屬層 頂部次層 間隙 第三氧化物層 硬層 第三金屬層 銲墊 鈍化層 球形鲜接線 19

Claims (1)

  1. 十、申請專利範圍： 1.一種積體電路，包含： 一基底； 一頂部導電層，該頂部導電層具有至少一銲墊以及一 較硬材料次層； 至少一中間導電層，形成於該頂部導電層與該基底之 間； 複數層絕緣材料層，將該導電層彼此分隔開，該絕緣 材料層其中之一層係較硬並係位於該頂部導電層與最靠近 該頂部導電層之一中間導電層之間；以及 形成於該積體電路中之元件，其中，至少最靠近該頂 部導電層之該中間導電層係設置成用於在銲墊下方之選擇 元件之功能性互連。 2·根據申請專利範圍第1項之積體電路，其中該次層 係由一氮化鈦所製成。 3·根據申請專利範圍第1項之積體電路，其中該次層 係由一鎢化鈦所製成。 4·根據申請專利範圍第1項之積體電路，其中該次層 係為一氮化物層。 5 ·根據申請專利範圍第1項之積體電路，其中該元件 係為較高電流元件，且該至少一中間導電層係形成於較寬 互連線之中，以適應較高電流。 6·根據申請專利範圍第1項之積體電路，其中該導電 層至少其中之一進一步包含：由一次微米製程所形成之導 1293186 電次層。 7.根據申請專利範圍第1項之積體電路，其中該導電 層係為金屬層。 8·根據申請專利範圍帛7項之積體電路，纟中形成該 金屬層至少其中之一之金屬層係選自包含鋁及銅之一金屬 層群組。 9_根據申請專利範圍第丨項之積體電路，其中該至少 乂中間導電層進一步包含··-第二導電層，該第二導電層 t藉由一較厚絕緣層而與該頂部導電層分隔開，其中該較 厚絕緣層係較其他絕緣材料層為厚。 10·根據申請專利範圍第9項之積體電路，其中該較厚 絕緣層係為一厚度至少為1.5微米之氧化物層。 U ·根據申請專利範圍第9項之積體電路，其中該第二 導電層進一步包含··一鄰近該較厚絕緣層之一氮化鈦層。 12·根據申請專利範圍第9項之積體電路，其中該第二 導電層具有間隙。 13.根據申請專利範圍第12項之積體電路，其中於該 杯塾下方該間隙所佔有之面積不大於該第二導電層 總面積之10%。 14·根據申請專利範圍第12項之積體電路，其中該間 隙設置之方向使得對流經該第二金屬層之電流之影響減至 最小程度。 15·—種積體電路，包含： 一基底； 21 1293186 元件區，形成於該基底之上及之内； 夕一頂部金屬層，該頂部金屬層具有形成於其上之—或 多個銲墊，該元件區係位於該基底與該頂部金屬層之該二 或多個銲墊之間； θ μ 一第二金屬層，位於該頂部金屬層與該元件區之 以及 ， 一絕緣材料層，將該頂部金屬層與該第二金屬層隔開， 其中該絕緣層係具有—厚度，設置用於防止裂開現象。 16·根據申請專利範圍第15項之積體電路，其中該較 厚絕緣層係為一厚度至少為15微米之氧化物層。Ζ又 i?·根據申甲專利範圍第15項之積體電路，進一步 含： 至夕一中間金屬層，位於該元件區與該第二金屬層之 間。 严·根據中Μ專利|&圍第15：^之積體電路，其中該第 二金屬層包含一鄰近該較厚絕緣層之_氮化鈦次層。 9.根據中#專利範圍第i 5㉟之積體電路，其中該第 二金屬層具有間隙，用以加強該積體電路。 •根據申叫專利範圍第19項之積體電路，其中於該 至v鲜墊下方δ亥間隙所佔有之面積不大於該第二金屬層 總面積之10%。 、 根據申明專利範圍第19項之積體電路，其中該間 隙。又置之方向使得對流經該第二金屬層之電流之影響減至 最小程度。 22 1293186 22·根據申請專利範圍第15項之積體電路，進一步勹 含： /匕 -較硬材料層，用於分配側向應力與垂直應力於該較 厚絕緣層之-較大區域上，其中該較硬材料層係較該頂部 金屬層為硬。 其中該較 23·根據申請專利範圍第22項之積體電路， 硬材料層係鄰近該頂部金屬層與該較厚絕緣層。 其中該較 24·根據申請專利範圍第22項之積體電路， 硬材料層係由一氮化鈦所製成。 其中該較 25.根據申請專利範圍第22項之積體電路， 硬材料層係由一鎢化鈦所製成。 其中該較 26·根據申請專利範圍第22項之積體電路， 硬材料層之厚度約為8 〇奈米。 其中該較 27.根據申請專利範圍帛22項之積體電路， 硬材料層係一氮化物層。 28·根據申請專利範圍第22項之積體電路，其中奸 硬材料層係由一次微米製程所形成之該頂部金屬層之_\又 層。 一人 29·根據申請專利範圍第28項之積體電路，其中該較 硬材料之次層係形成接近該較厚絕緣層。 μ又 30·—種積體電路，包含： 一基底； 複數個7L件，形成於該基底之上及之内； 一頂部金屬層，具有形成於該頂部金屬層之一表面上 23 1293186 之至少一銲墊； 一第一金屬層，位於該頂部金屬層與該基底之間，該 第二金屬層具有間隙，設置成用於加強該積體電路；以及 一第一絕緣材料層，形成於該頂部金屬層與該第二金 屬層之間。 ， 3 1 ·根據申請專利範圍第3〇項之積體電路，其中於該 · 第二金屬層中之該間隙之密度係被極小化，用以將對該積 體電路功能之影響減至最小程度。 、 · 32·根據申請專利範圍第3〇項之積體電路，其中於一 _ 相關銲墊下方該間隙所佔有之面積不大於該第二金屬層總 面積之10〇/〇。 33. 根據申請專利範圍第3〇項之積體電路，其中該間 隙係以電流流動方向而延伸。 34. 根據申請專利範圍第3〇項之積體電路，其中該頂 P至屬層包括一鄰近該第一絕緣層之較硬次層。 35·根據申請專利範圍第30項之積體電路，其中該第 —金屬層包括一鄰近該第一絕緣層之一氮化鈦次層。 · 36. 根據申請專利範圍第3〇項之積體電路，其中該第 —金屬層包括一鄰近該第一絕緣層之一鎢化鈦次層。 37. 根據申請專利範圍第3〇項之積體電路，其中該第 · 矣巴緣材料層厚度較用於形成積體電路之其他絕緣材料層， 為厚。 38. 根據中請專利^圍第37帛之積體電路，其中該第 —絕緣層係為—厚度至少為1.5微米之第-氧化物層。 24 ^93186 39·—種於銲墊下方形成具有電路之積體電路 該方法包含·· 形成元件於一基底之中及之上； 形成一第一金屬層； 形成一第一較厚絕緣材料層於該第一金屬層上方，豆 中该第一較厚絕緣材料層之厚度係加？金了該積體電路； 形成一頂部金屬層於該較厚絕緣材料層上方，·以及 形成一銲墊於該頂部金屬層之一表面上。 4〇·根據申請專利範圍第39項之方法，其 厚絕緣材料層係為一厚度至少丨1.5微米之氧化物>。乂 41·根據申請專利範圍第39項之方法，進一步0包人. 形成至少一中間金屬層於該元件及該第-金屬層之間。3 . 42·根據申請專利範圍第39 -金屬層進一步包含： “其中形成該第 使該第一金屬層形成圖f，以形成間隙。 43.根據申請專利範圍第42項之方法 下方關_佔有之面積不大於 ^墊 10%。 i屬層總面積之 44·根據申請專利範圍第 置之方向使得對流經該第一 程度。 42項之方法，其中該間隙設 金屬層之電流之影響減至最小 其中該間隙係 其中形成該頂 45. 根據申請專利範圍第42項之方法 以於該第-金屬層中電流流動方向而延伸 46. 根據申請專利範圍第39項之方法 25 1293186 部金屬層進一步包含·花 〆匕3.形成一較硬材料次層’其中該次層 係較該頂部金屬層之其餘者為硬。 其中該較硬材 47.根據申請專利範圍第46項之方法 料係為一氮化鈦。 其中該較硬材 48·根據申請專利範圍第牝項之方法 料係由一氮化物層所製成。 其中該較硬材 49.根據申請專利範圍第46項之方法 料係形成而接近該第一較厚絕緣材料層。 5〇· 一種形成積體電路之方法，該#法包含·· 形成元件區於一基底之中； 沉積一第一金屬層於該元件區之上方； :::-金屬層形成圖案，以形成間隙，其中該間隙 係以電SlL流動方向延伸； 形成-絕緣層於該第一金屬層上方以及填補 其中該間隙係藉由提供較硬絕緣材料之柱狀物而加強該積 體電路； ^ 沉積一頂部金屬層於該絕緣層 U u 1 d| " 9工刀其中該較硬絕緣 材料之柱狀物係較該頂部金屬層為硬；以及 形成一銲墊於該頂部金屬層之一表面上。 51·根據申請專利範圍第5Q /山 r — 巧之万法，其中該絕緣層 係為一厚度至少為K5微米之氧化物層。 52.根據申請專利範圍第5〇 τ女兮筮一、之方去，其中於該銲墊 ^ ^ ^ 有之面積不大於該金屬 層總面積之10%。 m 26 I293186 53·根據申請專利範圍第50項之方法，甘山 凌’其中形成該頂 邻金屬層進一步包含：形成一較硬材料 T人層鄰近該絕緣 增’其中該次層係較該頂部金屬層為硬。 54. 根據申請專利範圍第53項之方法 料係為一氮化鈦。 55. 根據申請專利範圍第53項之方法 料係為一鎢化鈦。 56_根據申請專利範圍第53項之方法 料係由一氮化物次層所製成。 57·—種形成積體電路之方法，該方法包含： 形成元件區於一基底之中及之上； 形成一第一金屬層於該元件區之上方； 形成一絕緣層於該第一金屬層上方； 形成-頂部金屬層於該絕緣層上方，該絕緣層包括接 近該絕緣層之-較硬材料之次層，其中該次層係較該頂部 金屬層之其餘部份為硬；以及 形成一銲墊於該頂部金屬層之一表面上。 5 8 ·根據申請專利範圍第5 7項之方法 料次層係為一氮化鈦。 59·根據申請專利範圍第57項之方法 料係為一鎢化鈦。 60·根據申請專利範圍第57項之方法 料次層係由一氮化物次層所形成。 61·根據申請專利範圍第57項之方法 其中該較硬材 其中該較硬材 其中該較硬材 其中該較硬材 其中該較硬材 其中該較硬材 其中該絕緣層 27 1293186 係為-厚度不小於1>5微米之氧化物層。 62·根據中請專利範圍第57項之μ， 一金屬層進一步包含： 八中形成該第 隙，其中於該輝塾下方 "屬層形成圖案以形成間 層總面積之㈣。間隙所佔有之面積不大於該金屬 63. 根據申請專利範圍第57項之方法進—步包人. 形成至少一中間金屬層 3 . 間；以及 4 I屬層與該元件區之 使至少一中間金屬層形成 互連。 口呆以於該兀*件之間形成 64. 根據申請專利範圍第14項之積體電路 設置之方向使得對流經該第二金屬層之電流 最小程度’進一步包含：使該間隙以電流流動方向而：伸。 65. 根據申請專利範圍第21項之積體電路，其中該間 隙設置之方向使得對流經該第二金屬層之電流之影響減至 最小程度，進-步包含：使該間隙以電流流動方向Μ伸。 66. 根據申請專利範圍第39項之方法，其中形成元件 於一基底之中及之上包含於該銲墊下方形成該元件至少其 中之一。 67·根據申睛專利範圍第5〇項之方法，其中該銲墊係 直接形成於該元件區至少其中之一之上。 68·—種積體電路，包含： 一基底； 一頂部導電層，該頂部導電層具有至少一銲墊以及至 28 1293186 少一次層’其中忒至少-次層係較硬於該頂部導電層之其 他次層； 之 至少-中間導電層，形成於該頂部導電層與該基底 間； 至少-絕緣材料層，將該至少一導電層彼此分隔開； 以及 形成於該積體電路中之元件，其中，至少最靠近該頂 部導電層之該中間導電層係設置成用於在銲墊下方之選擇 元件之功能性互連。 69.根據申請專利範圍第68項之積體電路，其中該至 少一次層係由包含-氮化鈦、氮化石夕及一鶴化欽之群組其 中之一所製成。 7〇·根據申請專利範圍第68項之積體電路，其中該中 間導電層至少其中之一具有間隙。 7 1 ·根據申請專利蘇筮7 Λ 始及 寻巧乾圍第7〇項之積體電路，其中該間 隙係以電流流動之方向而Μ Μ 万向而延伸，用以將其對電流之影響減 少至最小程度。 72.根據申請專利範圍第⑼項之積體電路，其中該中 、广電層至少其中之—係為最靠近該頂部導電層之該中間 導電層。 73·根據申請專利範圚楚 緣材枓a 圍第 積體電路，其中該絕 ^ 奴与於該絕緣材料層其他層並且係位 於該頂部導電層與最貪％ n 罪近该頂部導電層之該中間導電層之 Γ日1 〇 29 1293186 74.—種積體電路，包含： 一基底； 元件區，形成於該基底之上及之内； 一頂部金屬層，該頂部金屬層具有形成於其上之一或 多個銲墊，該元件區係位於該基底與該頂部金屬層之間； 一第二金屬層，位於該頂部金屬層與該元件區之間； 以及 一第一絕緣材料層，將該頂部金屬層與該第二金屬層 隔開，其中該絕緣層係具有一經選擇厚度，用於防止裂開 現象。 75·根據申請專利範圍第74項之積體電路，其中該絕 緣層之厚度至少為1·5微米。 76.根據申請專利範圍第74項之積體電路，其中該第 二金屬層具有一或多個以電流流動方向延伸之間隙。 77_根據申請專利範圍第74項之積體電路，進一步包 含·· 位於該頂部金屬層與該基底之間之複數個中間金屬 層’該複數個金屬層包含該第二金屬層；以及 絕緣材料層，將該導電層彼此分隔開，該絕緣材料層 包含該第一絕緣材料層。 78. 根據申請專利範圍第77項之積體電路，其中位於 該一或更個多銲墊下方之該複數個中間導電層係設置成用 於主動元件及功能性互連。 79. —種積體電路，包含： I293186 一基底； 一頂部導電層，該頂部導電層具有至少一銲墊形成於 其上； 至少一中間導電層，形成於該頂部導電層與該基底之 間； 至少一絕緣材料層，將該至少一導電層彼此分隔開； 該至少一中間導電層其中之一，最靠近具有間隙之該 T貝部導電層，該間隙係設置用於加強該積體電路；以及 形成於該積體電路中之元件，其中，至少一該中間導 電層係設置成用於在銲墊下方之選擇元件之功能性互連。 8 0 ·根據申请專利範圍第7 9項之積體電路，進一步包 含： 一較硬材料次層，其較該頂部導電層為硬，該較硬材 料次層係形成於該頂部導電層與該至少一絕緣材料層其中 之一之間，該至少一絕緣材料層其中之一係分隔最靠近該 頂部導電層之至少一中間導電層。 μ 81•根據中請專利範圍第79項之積體電路，其中該絕 緣材料層其中-層係較該絕緣材料層其他層為厚並且係位 於該頂部導電層及最#近該頂部導電層之一中間導電 間。 8 2 ·根據申請專利蘇gj繁7 〇 J乾圍第79項之積體電路，其中於最 靠近該頂部導電層之該至少一中 ^ v 甲間導電層其中之一中之該 間隙係以電流流動方而证/由 万向延伸，以將對電流流動之影響減 至最小之程度。 31 I293186 ^ 83 ·根據申請專利範圍第79項之積體電路，其中於最 靠近該頂部導電層之該至少一中間導電層其中之;;中之該 間隙所佔有該至少一銲墊下方之面積不大於1〇%。 " 84·—種積體電路，包含·· 一基底； ， —曰-頂部導電|，該頂部#電層具有形成於其上之至少_ 蚌塾及至少-次層’其中該至少一次層係較硬於該其他 頂部導電層； ' . 至夕中間導電層，形成於該頂部導電層與該基底之镰 間，該至少一中間導電層其中之一最靠近具有間隙之該了貝 邛導電層，該間隙係設置用於加強該積體電路； 至少一絕緣材料層，將該至少一導電層彼此分隔開， 该至少一絕緣材料層包含一第一絕緣材料層，該第一絕緣 材料層將該頂部金屬層與該至少一中間導電層中最靠近之 層为隔開，其中該絕緣層具有一經選擇之厚度，以防止 裂開現象；以及 形成於該積體電路中之元件，其中於該至少一銲墊下 鲁 方之該至少一中間導電層係設置成用於主動元件及功能性 互連。 85·—種形成積體電路之方法，該方法包含： 卜 形成元件於一基底之上及之中； 形成至少一中間導電層於該基底上方； 形成至少一絕緣材料層，將該至少一導電層彼此分隔 開； 32 1293186 形成一頂部導電層，該頂部導電層包含至少一次層， 該至少一次層之材料係較硬於該其他頂部導電層之材料； 以及 形成至少一銲塾於該頂部導電表面上，其中該材料較 硬之次層係設置用於防止該至少一銲墊下方之該更多中間 導電層其中之一層發生裂開現象，使得該至少一銲墊下方 之該至少一中間導電層可用於該經選擇元件之功能性互 連。 86.根據申請專利範圍第85項之方法，其中該較硬次 層係由包含一氮化鈦、氮化石夕及一鎮化鈦之群組其中之— 所製成。 87·根據申請專利範圍第85項之方法，進一步包含： 形成该至少一絕緣材料層其中之一層於該頂部導電芦 與一最靠近該頂部導電層之中間導電層之間，使其可較厚 於該更多絕緣層之其餘一層。 88.根據申請專利範圍第85項之方法，進_步包含. 形成間隙於該至少一中間導電層其中_爲* +層之内，以形 成較硬絕緣材料之柱狀物 導電層其中之一層。 該柱狀物係通過該至少一中間 89·根據申請專利範圍第88項之方法，甘+ 具中該至少一 中間導電層其中一層係為最靠近該頂部導雷M 等電層之中間導電 層0 90·—種形成積體電路之方法，該方法包含. 形成元件區於一基底之上及之中； 33 1293186 形成一第一金屬層於該基底上方； 形成一頂部金屬層於該第一金屬層上方； 形成至少一銲墊於該頂部金屬層上；以及 形成一第一絕緣材料層，其將該頂部金屬層與兮第一 j屬層分隔開，其中該第一絕緣材料層具有'經選:擇厚 又，以防止裂開現象。 91. 根據申請專利範圍第9()項之方法，其一 緣材料層之厚度至少為1-5微米。 “-、，·邑 92. 根據申請專利範圍第9〇項之方法，進—步包含： 形成至少一中間金屬層於該第一金屬層與該某 間；以及 土一 以將該至少一中間金屬層彼此分 形成至少一絕緣層 隔開。 93·根據申請專利範圍第9〇項之方法，進一步包含： 形成一材料次層於該頂部金屬層與該第一絕緣材料層 之間，該材料次層係較硬於該其他頂部金屬層，使得於該 至少一銲墊形成期間所產生於該頂部金屬層上之應力係分 配於該第一絕緣材料層之一較大區域上，以降低該第一絕 緣材料層發生裂開之可能性。 94·根據申請專利範圍第90項之方法，進一步包含： 形成間隙於該第一金屬層之内，以形成通過該第一金 屬層之較硬絕緣材料之柱狀物。 95.—種形成積體電路之方法，該方法包含： 形成元件於一基底之中及之上； 34 1293186 形成一頂部導電層於該基底上方； 形成至少一銲墊於該頂部導電層之上 形成至少一中間導電層於該頂部導電層與該基底之 間； 形成至少一絕緣材料層’其將該至少一導電層彼此分 隔開；以及 形成間隙於最靠近該頂部導電層之該至少一中間導電 層其中一層之内，藉由形成通過最靠近該頂部導電層之該 至少一中間導電層其中之一層之較硬絕緣材料之柱狀物， 该間隙係設置成用於防止該至少一鲜塾下方之該至少一中 間導電層發生裂開現象，其中該至少一中間導電層係設置 用於該銲墊下方該之元件之功能性互連。 96·根據申請專利範圍第95項之方法，於最靠近該頂 部導電層之該至少一中間導電層其中一層之内之間隙係以 電流流動方向而形成，藉以降低該間隙對該電流流動所產 生之影響。 97·根據申請專利範圍第95項之方法，進一步包含： 形成一材料次層於該頂部導電層與該絕緣材料層其中 一層之間，該絕緣材料層係將最靠近該頂部導電層之至少 一中間導電層其中一層與該頂部導電層分隔開，該材料次 層係較硬於該其他頂部導電層，使得於該至少一銲墊形成 期間所產生於該頂部導電層上之應力係分配於該至少一絕 緣材料層之一較大區域上，以降低該至少一絕緣材料層發 生裂開之可能性。 35 1293186 98.根據申請專利範圍第95項之方法，進一步包含： 形成該至少一絕緣材料層其中之一層於該頂部導電層 與一最靠近該頂部導電層之中間導電層之間，使其可較厚 於該更多絕緣層中之其餘一層。 十一、圖式： 如次頁
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