JPS60201655A - 半導体装置 - Google Patents
半導体装置Info
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- JPS60201655A JPS60201655A JP59059113A JP5911384A JPS60201655A JP S60201655 A JPS60201655 A JP S60201655A JP 59059113 A JP59059113 A JP 59059113A JP 5911384 A JP5911384 A JP 5911384A JP S60201655 A JPS60201655 A JP S60201655A
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- Japan
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- layer
- wiring
- melting point
- point metal
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
- H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
- H01L23/532—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body characterised by the materials
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- H01L23/53271—Conductive materials containing semiconductor material, e.g. polysilicon
-
- H—ELECTRICITY
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/0001—Technical content checked by a classifier
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- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明はＬＳＩの高歩留り、高信頼性を可能にする半導
体装置に関する。特にＯＭＯＳ’ＮＥＴを高集積するＬ
ＳＩにおいて有効である。
体装置に関する。特にＯＭＯＳ’ＮＥＴを高集積するＬ
ＳＩにおいて有効である。
従来のＬＳＩにおいて、半導体素子を接続する配線はＡ
ＬまたはＡＬ−８ｉの単層構造で形成されていた。しか
しながらＬＳＩの高集積化に伴い、配線及びコンタクト
穴が微細化されるため、ＡＬ配線の断面積（幅Ｘ厚さ）
が小さくなり断線及びエレクト日マイグレーシ目ンが生
じ易く、また半導体基板拡散層が浅くなるに伴い、浅い
接合でＡＬＯつき抜けによる欠陥が発生し、ＬＳＩの歩
留り及び信頼性に制限を゛与えていた。
ＬまたはＡＬ−８ｉの単層構造で形成されていた。しか
しながらＬＳＩの高集積化に伴い、配線及びコンタクト
穴が微細化されるため、ＡＬ配線の断面積（幅Ｘ厚さ）
が小さくなり断線及びエレクト日マイグレーシ目ンが生
じ易く、また半導体基板拡散層が浅くなるに伴い、浅い
接合でＡＬＯつき抜けによる欠陥が発生し、ＬＳＩの歩
留り及び信頼性に制限を゛与えていた。
本発明はかかる従来の欠点を取り除き、微細化された配
線において、段差部のステップカバーレジが良好で断線
の生じない、また耐エレクトロマイグレーシロンに強く
、シかも浅い接合において。
線において、段差部のステップカバーレジが良好で断線
の生じない、また耐エレクトロマイグレーシロンに強く
、シかも浅い接合において。
つき抜けによる欠陥の発生がない半導体装置を提供する
ことを目的とする。本発明による半導体装置は、ＬＳＩ
における半導体素子を接続する配線が、高融点金属、Ｎ
型多結晶シリコン及びＡＬの３層構造を持つことを特徴
としている。
ことを目的とする。本発明による半導体装置は、ＬＳＩ
における半導体素子を接続する配線が、高融点金属、Ｎ
型多結晶シリコン及びＡＬの３層構造を持つことを特徴
としている。
以下、実施例を用いて説明する。
第１図は、従来のＬＳＩにおけるＡＬ配線の断ｒＴ１図
である。８１半導体基板１に形成された拡散層２とＡＬ
配線４が層間絶縁膜３に形成されたコンタクト穴を通し
て接続されている。従来のＡＬ配線では、ＬＳＩの高集
積化と伴に拡散層２が浅い接合を持つため、Ａ’： Ｌ
が拡散層２をつき抜け８１基板１と導通するという問題
がある。またコンタクト穴が微細化するに伴い、コンタ
クト穴の段差が急激な角度を持ちＡＬ配線のステップカ
バレージが悪化し断線が多発する。さらに微細化された
ＡＬ配線の断面積が小さくなり、ＬＳＩの動作時に大電
流密度の電流が流れエレクトロマイグレーションが発生
しＬＳＩの信頼性を低下させる。このため、従来のＡＬ
単層配綜は、高集積ＬＳＩの歩留り及び信頼性に制限を
与えていた。
である。８１半導体基板１に形成された拡散層２とＡＬ
配線４が層間絶縁膜３に形成されたコンタクト穴を通し
て接続されている。従来のＡＬ配線では、ＬＳＩの高集
積化と伴に拡散層２が浅い接合を持つため、Ａ’： Ｌ
が拡散層２をつき抜け８１基板１と導通するという問題
がある。またコンタクト穴が微細化するに伴い、コンタ
クト穴の段差が急激な角度を持ちＡＬ配線のステップカ
バレージが悪化し断線が多発する。さらに微細化された
ＡＬ配線の断面積が小さくなり、ＬＳＩの動作時に大電
流密度の電流が流れエレクトロマイグレーションが発生
しＬＳＩの信頼性を低下させる。このため、従来のＡＬ
単層配綜は、高集積ＬＳＩの歩留り及び信頼性に制限を
与えていた。
第２図は、本発明によるＬＳＩの３層構造を持つ配線の
断面図である。８１基板５＆こ形成された浅い拡散層６
と高融点金属８．Ｎ型多結晶シリコン９及びＡＬｌｏか
ら成る３層構造を持つ配線とが層間絶縁膜７に形成され
たコンタクト穴を通して接続されている。本発明による
３層構造を持つ配線の最下層はタングステン、タンタル
、チタン、またはモリブデンの高融点金属、もしくはそ
のシリサイド層で形成される。高融点金属またはシリサ
イドは耐エレクトロマイグレーションに優れ、ＡＬの突
き抜けによる欠陥から浅い接合を保護するコンタクトバ
リアの役割を果す。しかも、ＣＭＯＢにおいて拡散層６
がＰ型の場合でもＮ型の場合でも小さいコンタクト抵抗
を持つという特長がある。さらに第２層のＮ型多結晶シ
リコン９はステップカバレージが良好であるため微細化
された急激な段差を持つコンタクト穴においても段組が
発生しない。最上層にはＡＬまたはＡＬ−Ｅｌｉ層が形
成されるため、配線の抵抗及びワイヤポンディングの信
頼性は従来と変わりなＫ）。ＡＬ上下層Ｎ ｆＪ 多結
晶シリコンのステップカバレージが良いためＡＬ配線も
断差部で断線が発生しなくなる。従って、本発明によれ
ば、０ＭＯ８−ＬＳＩにおいてＰ型及びＮ型拡散層との
コンタクト抵抗が小さく、ＡＬのつき抜けによる欠陥か
ら浅い接合を守り、耐エレクトロマイグレーションに優
れ、しかも断線の発生しにくいＬＳ’工の配線が可能に
なる。
断面図である。８１基板５＆こ形成された浅い拡散層６
と高融点金属８．Ｎ型多結晶シリコン９及びＡＬｌｏか
ら成る３層構造を持つ配線とが層間絶縁膜７に形成され
たコンタクト穴を通して接続されている。本発明による
３層構造を持つ配線の最下層はタングステン、タンタル
、チタン、またはモリブデンの高融点金属、もしくはそ
のシリサイド層で形成される。高融点金属またはシリサ
イドは耐エレクトロマイグレーションに優れ、ＡＬの突
き抜けによる欠陥から浅い接合を保護するコンタクトバ
リアの役割を果す。しかも、ＣＭＯＢにおいて拡散層６
がＰ型の場合でもＮ型の場合でも小さいコンタクト抵抗
を持つという特長がある。さらに第２層のＮ型多結晶シ
リコン９はステップカバレージが良好であるため微細化
された急激な段差を持つコンタクト穴においても段組が
発生しない。最上層にはＡＬまたはＡＬ−Ｅｌｉ層が形
成されるため、配線の抵抗及びワイヤポンディングの信
頼性は従来と変わりなＫ）。ＡＬ上下層Ｎ ｆＪ 多結
晶シリコンのステップカバレージが良いためＡＬ配線も
断差部で断線が発生しなくなる。従って、本発明によれ
ば、０ＭＯ８−ＬＳＩにおいてＰ型及びＮ型拡散層との
コンタクト抵抗が小さく、ＡＬのつき抜けによる欠陥か
ら浅い接合を守り、耐エレクトロマイグレーションに優
れ、しかも断線の発生しにくいＬＳ’工の配線が可能に
なる。
以上説明したように、本発明はＣ！ＭＯ８−ＬＳＩの高
歩留り及び高信頼性を可能にする半導体装置を提供する
。
歩留り及び高信頼性を可能にする半導体装置を提供する
。
第１図・・・・・・従来のＬＳＩＡＬ配線の断面図第２
図・・・・・・本発明によるＬＳＩ配線の断面図１．５
・・・・・・８１半導体基板 ２．６・・・・・・不純物拡散層 ３．７・・・・・・層間絶縁膜 ４．１０・・・ＡＬまたはＡＬ−８ｉ ８・・・・・・・・・・・・高融点金属または高融点金
属シリサイド ９・・・・・・・・・・・・Ｎ型不純物が拡散された多
結晶シリ出願人 株式会社諏訪精工舎 代理人 弁理士 献、上 務 第１図 第２図
図・・・・・・本発明によるＬＳＩ配線の断面図１．５
・・・・・・８１半導体基板 ２．６・・・・・・不純物拡散層 ３．７・・・・・・層間絶縁膜 ４．１０・・・ＡＬまたはＡＬ−８ｉ ８・・・・・・・・・・・・高融点金属または高融点金
属シリサイド ９・・・・・・・・・・・・Ｎ型不純物が拡散された多
結晶シリ出願人 株式会社諏訪精工舎 代理人 弁理士 献、上 務 第１図 第２図
Claims (1)
- 相補型金属酸化膜半導体（０ＭＯ８）から成る大規模集
積回路（ＬＳＩ）において、半導体素子を接続する配線
が、最下層が高融点金属または高融点金属シリサイドか
ら成り、中間層がＮ型不純物の拡散された多結晶シリコ
ンから成り、最上層がＡＬまたはＡＬ−８工から成る三
層構造を持つととを特徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59059113A JPS60201655A (ja) | 1984-03-27 | 1984-03-27 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59059113A JPS60201655A (ja) | 1984-03-27 | 1984-03-27 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS60201655A true JPS60201655A (ja) | 1985-10-12 |
Family
ID=13103932
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59059113A Pending JPS60201655A (ja) | 1984-03-27 | 1984-03-27 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60201655A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0168828A2 (en) * | 1984-07-18 | 1986-01-22 | Hitachi, Ltd. | Method for manufacturing a semiconductor device having wiring layers |
| JPS62283643A (ja) * | 1986-05-02 | 1987-12-09 | アドバンスト・マイクロ・デイバイシズ・インコ−ポレ−テツド | シリコンベースの半導体装置のためのコンタクト構造 |
| JPS6362369A (ja) * | 1986-09-03 | 1988-03-18 | Nec Corp | 半導体装置 |
-
1984
- 1984-03-27 JP JP59059113A patent/JPS60201655A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0168828A2 (en) * | 1984-07-18 | 1986-01-22 | Hitachi, Ltd. | Method for manufacturing a semiconductor device having wiring layers |
| JPS62283643A (ja) * | 1986-05-02 | 1987-12-09 | アドバンスト・マイクロ・デイバイシズ・インコ−ポレ−テツド | シリコンベースの半導体装置のためのコンタクト構造 |
| JPS6362369A (ja) * | 1986-09-03 | 1988-03-18 | Nec Corp | 半導体装置 |
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