JP2000243771A - 半導体素子 - Google Patents
半導体素子Info
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- JP2000243771A JP2000243771A JP11040399A JP4039999A JP2000243771A JP 2000243771 A JP2000243771 A JP 2000243771A JP 11040399 A JP11040399 A JP 11040399A JP 4039999 A JP4039999 A JP 4039999A JP 2000243771 A JP2000243771 A JP 2000243771A
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- bump
- bumps
- wiring
- semiconductor element
- internal wiring
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-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W72/00—Interconnections or connectors in packages
- H10W72/01—Manufacture or treatment
- H10W72/012—Manufacture or treatment of bump connectors, dummy bumps or thermal bumps
Landscapes
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
(57)【要約】
【課題】半導体チップ上の配線の自由度を増し、小型
化、集積化を可能にする半導体素子を実現するため、バ
ンプを素子の配線に利用する。 【解決手段】半導体素子形成領域に外部接続用バンプ
８，９を配置しているとともに、素子内配線を行うため
の高さの低い内部配線用バンプ６を配置し、外部接続用
バンプ８，９に接続している。
化、集積化を可能にする半導体素子を実現するため、バ
ンプを素子の配線に利用する。 【解決手段】半導体素子形成領域に外部接続用バンプ
８，９を配置しているとともに、素子内配線を行うため
の高さの低い内部配線用バンプ６を配置し、外部接続用
バンプ８，９に接続している。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体素子に関
し、特に半導体素子表面の配線に関するものである。
し、特に半導体素子表面の配線に関するものである。
【０００２】
【従来の技術】半導体素子の素子形成面に電極を設け
て、キャリヤテープなどの配線基板の電極との間で直接
接続し、この配線基板の電極を、プリント基板やセラミ
ック基板に接続するワイヤレスボンディング技術が通常
行われている。また、半導体素子の一層の集積化を図る
ため、複数の半導体素子を２層に重ね合わせる、チップ
オンチップ構造の半導体素子が注目されている。
て、キャリヤテープなどの配線基板の電極との間で直接
接続し、この配線基板の電極を、プリント基板やセラミ
ック基板に接続するワイヤレスボンディング技術が通常
行われている。また、半導体素子の一層の集積化を図る
ため、複数の半導体素子を２層に重ね合わせる、チップ
オンチップ構造の半導体素子が注目されている。
【０００３】前記いずれの技術の場合も、配線基板の電
極、又は半導体素子の素子形成面の電極の上に、「バン
プ」という突起電極を設ける必要がある。
極、又は半導体素子の素子形成面の電極の上に、「バン
プ」という突起電極を設ける必要がある。
【０００４】
【発明が解決しようとする課題】一方、半導体素子の素
子形成面には、素子の機能を実現するための多数の配線
がなされており、素子設計をするときには、これらの配
線が錯綜しないように設計をしなければならない。しか
し、限られた素子形成面に配線を縦横に巡らせるのには
限度があり、このため素子の小型化、集積化に制約を受
けるという不都合を来していた。
子形成面には、素子の機能を実現するための多数の配線
がなされており、素子設計をするときには、これらの配
線が錯綜しないように設計をしなければならない。しか
し、限られた素子形成面に配線を縦横に巡らせるのには
限度があり、このため素子の小型化、集積化に制約を受
けるという不都合を来していた。
【０００５】そこで、本発明者は、前記バンプを素子の
配線に利用するという発想に至った。本発明は、素子上
の配線の自由度を増し、小型化、集積化を可能にする半
導体素子を実現することを目的とする。
配線に利用するという発想に至った。本発明は、素子上
の配線の自由度を増し、小型化、集積化を可能にする半
導体素子を実現することを目的とする。
【０００６】
【課題を解決するための手段及び発明の効果】(1)本発
明の半導体素子は、半導体素子形成領域に外部接続用バ
ンプを配置しているとともに、素子内配線を行うため
に、外部接続用バンプの高さよりも低い高さの内部配線
用バンプを配置し、当該内部配線用バンプを外部接続用
バンプに接続しているものである（請求項１）。
明の半導体素子は、半導体素子形成領域に外部接続用バ
ンプを配置しているとともに、素子内配線を行うため
に、外部接続用バンプの高さよりも低い高さの内部配線
用バンプを配置し、当該内部配線用バンプを外部接続用
バンプに接続しているものである（請求項１）。
【０００７】この構成によれば、素子内配線の一部を、
内部配線用バンプによる配線で行えるので、素子内配線
が簡単になる。また、バンプの低抵抗、高熱伝導率とい
う特性を利用すれば、比較的大きな電流が流せるので、
内部配線用バンプを接地配線や電源配線に好適に利用す
ることができる。また、前記内部配線用バンプの高さ
は、外部接続用バンプの高さよりも低いので、２つの半
導体素子を貼り合わせてチップオンチップ構造とすると
きなどに、内部配線用バンプ同士が接触することはな
い。
内部配線用バンプによる配線で行えるので、素子内配線
が簡単になる。また、バンプの低抵抗、高熱伝導率とい
う特性を利用すれば、比較的大きな電流が流せるので、
内部配線用バンプを接地配線や電源配線に好適に利用す
ることができる。また、前記内部配線用バンプの高さ
は、外部接続用バンプの高さよりも低いので、２つの半
導体素子を貼り合わせてチップオンチップ構造とすると
きなどに、内部配線用バンプ同士が接触することはな
い。
【０００８】前記内部配線用バンプは、外部接続用バン
プに接続されているので、外部接続用バンプ間の配線が
行える。 (2)本発明の半導体素子は、半導体基板の半導体素子形
成領域外に周囲バンプを配置しているとともに、素子内
配線を行うために、周囲バンプの高さよりも低い高さの
内部配線用バンプを配置し、前記内部配線用バンプを周
囲バンプに接続しているものである（請求項２）。
プに接続されているので、外部接続用バンプ間の配線が
行える。 (2)本発明の半導体素子は、半導体基板の半導体素子形
成領域外に周囲バンプを配置しているとともに、素子内
配線を行うために、周囲バンプの高さよりも低い高さの
内部配線用バンプを配置し、前記内部配線用バンプを周
囲バンプに接続しているものである（請求項２）。
【０００９】この構成であれば、周囲バンプを、接地と
同電位に接続すれば、内部配線用バンプを簡単に接地す
ることができる。周囲バンプを、電源と同電位に接続す
れば、内部配線用バンプに簡単に電源を供給することが
できる。また、前記内部配線用バンプの高さは、周囲バ
ンプの高さよりも低いので、２つの半導体素子を貼り合
わせてチップオンチップ構造とするときなどに、内部配
線用バンプ同士が接触することを避けることができる。
同電位に接続すれば、内部配線用バンプを簡単に接地す
ることができる。周囲バンプを、電源と同電位に接続す
れば、内部配線用バンプに簡単に電源を供給することが
できる。また、前記内部配線用バンプの高さは、周囲バ
ンプの高さよりも低いので、２つの半導体素子を貼り合
わせてチップオンチップ構造とするときなどに、内部配
線用バンプ同士が接触することを避けることができる。
【００１０】
【発明の実施の形態】以下、本発明の実施の形態を、添
付図面を参照しながら詳細に説明する。本発明の実施の
形態では、半導体の種類として、Ｓｉを使用することを
前提として説明するが、他にＧａＡｓ、Ｇｅなどの半導
体を使用してもよい。本実施形態に係る半導体素子１１
は、図１に示すように、半導体素子１１の上面に、外部
接続用バンプ８，９が形成されているとともに、内部配
線用バンプ６が形成されている。
付図面を参照しながら詳細に説明する。本発明の実施の
形態では、半導体の種類として、Ｓｉを使用することを
前提として説明するが、他にＧａＡｓ、Ｇｅなどの半導
体を使用してもよい。本実施形態に係る半導体素子１１
は、図１に示すように、半導体素子１１の上面に、外部
接続用バンプ８，９が形成されているとともに、内部配
線用バンプ６が形成されている。
【００１１】この内部配線用バンプ６の高さは、外部接
続用バンプ８，９の高さよりも低くなっている。このた
め、図２に示すように半導体素子１１を、他の半導体素
子１２と、いわゆるフェイスツーフェイスの形で２層構
造にする場合、又は半導体素子１１をＴＡＢ(Tape Auto
mated Bonding)のフィルムキャリアのインナーリード側
に接続する場合に、内部配線用バンプ６同士のくっつき
をなくすための、一定のクリアランスＣを確保すること
ができる。
続用バンプ８，９の高さよりも低くなっている。このた
め、図２に示すように半導体素子１１を、他の半導体素
子１２と、いわゆるフェイスツーフェイスの形で２層構
造にする場合、又は半導体素子１１をＴＡＢ(Tape Auto
mated Bonding)のフィルムキャリアのインナーリード側
に接続する場合に、内部配線用バンプ６同士のくっつき
をなくすための、一定のクリアランスＣを確保すること
ができる。
【００１２】図３は、半導体基板１にバンプ配線を形成
する工程を説明するための断面図である。図３(a)に示
すように、半導体基板１上には、ＳｉＯ2膜２を介して
所定の部位にＡｌ電極３ａ，３ｂ，３ｃ，３ｄが形成さ
れている。ここでは、電極３ａ、電極３ｃは外部接続用
バンプを形成する電極、電極３ｂと電極３ｃは内部配線
用バンプにより接続される電極とする。電極３ｄはバン
プと接続しない電極である。電極３ｃは内部配線用バン
プによる接続と外部接続用バンプを形成する電極を兼ね
る。電極３ａ，３ｂ，３ｃ以外の部分はＳｉＮ，ＳｉＯ
Ｎ，ＳｉＯ2，ＰＳＧ等のパッシベーション膜４に覆わ
れている。
する工程を説明するための断面図である。図３(a)に示
すように、半導体基板１上には、ＳｉＯ2膜２を介して
所定の部位にＡｌ電極３ａ，３ｂ，３ｃ，３ｄが形成さ
れている。ここでは、電極３ａ、電極３ｃは外部接続用
バンプを形成する電極、電極３ｂと電極３ｃは内部配線
用バンプにより接続される電極とする。電極３ｄはバン
プと接続しない電極である。電極３ｃは内部配線用バン
プによる接続と外部接続用バンプを形成する電極を兼ね
る。電極３ａ，３ｂ，３ｃ以外の部分はＳｉＮ，ＳｉＯ
Ｎ，ＳｉＯ2，ＰＳＧ等のパッシベーション膜４に覆わ
れている。
【００１３】なお、バンプと接続しない電極３ｄの上
は、パッシベーション膜４を除去する必要がないことは
もちろんである。したがって、電極３ｄが半導体基板１
上で内部配線用バンプとクロスしても、絶縁は確保され
る。この上に、Ａｌ電極とバンプとの密着性をよくする
ためのＴｉＷ合金層、及び給電のためのＡｕ，Ｐｔなど
の層を積層したシード層（図示せず）をスパッタなどの
方法で蒸着する。
は、パッシベーション膜４を除去する必要がないことは
もちろんである。したがって、電極３ｄが半導体基板１
上で内部配線用バンプとクロスしても、絶縁は確保され
る。この上に、Ａｌ電極とバンプとの密着性をよくする
ためのＴｉＷ合金層、及び給電のためのＡｕ，Ｐｔなど
の層を積層したシード層（図示せず）をスパッタなどの
方法で蒸着する。
【００１４】次に、フォトレジスト５を塗布し、内部配
線用バンプのメッキのための孔あけを配線したい部位に
行う（図３(b)）。そして電解メッキ法にてバンプ用金
属をメッキする（図３(c)）。このバンプ用金属とし
て、Ａｕ，Ｐｄ，Ｐｔ，Ａｇ，Ｉｒ（イリジウム）等を
あげることができる。形成された内部配線用バンプを番
号６で示す。なお、電解メッキ法に代えて、化学反応に
よる還元作用を利用した金属のメッキ成膜方法である無
電解メッキ法を採用してもよい。この内部配線用バンプ
６の高さは、例えば１μｍである。
線用バンプのメッキのための孔あけを配線したい部位に
行う（図３(b)）。そして電解メッキ法にてバンプ用金
属をメッキする（図３(c)）。このバンプ用金属とし
て、Ａｕ，Ｐｄ，Ｐｔ，Ａｇ，Ｉｒ（イリジウム）等を
あげることができる。形成された内部配線用バンプを番
号６で示す。なお、電解メッキ法に代えて、化学反応に
よる還元作用を利用した金属のメッキ成膜方法である無
電解メッキ法を採用してもよい。この内部配線用バンプ
６の高さは、例えば１μｍである。
【００１５】次に、フォトレジスト５を除去し表面のシ
ード層を除去して、フォトレジスト７を塗布し、外部接
続用バンプのための孔あけを、電極３ａ、電極３ｃの部
位に行う（図３(d)）。そして、シード層（図示せず）
を蒸着し、バンプ用金属をメッキし、フォトレジスト７
を除去し表面のシード層を除去して、アニール処理を行
うことにより、電極３ａ、電極３ｃに外部接続用バンプ
８，９がそれぞれ形成された半導体素子を得る（図３
(e)）。この外部接続用バンプ８，９の高さは、例えば
２０μｍである。
ード層を除去して、フォトレジスト７を塗布し、外部接
続用バンプのための孔あけを、電極３ａ、電極３ｃの部
位に行う（図３(d)）。そして、シード層（図示せず）
を蒸着し、バンプ用金属をメッキし、フォトレジスト７
を除去し表面のシード層を除去して、アニール処理を行
うことにより、電極３ａ、電極３ｃに外部接続用バンプ
８，９がそれぞれ形成された半導体素子を得る（図３
(e)）。この外部接続用バンプ８，９の高さは、例えば
２０μｍである。
【００１６】図４は、本発明の他の実施形態を示す斜視
図である。半導体素子１１の上面に、外部接続用バンプ
８，９が形成されているとともに、半導体素子１１の周
囲に接地用バンプ１０ａ又は電源用バンプ１０ｂ（総称
するときは「周囲バンプ１０」という）が形成され、こ
れらの間を結ぶ内部配線用バンプ６が形成されている。
図である。半導体素子１１の上面に、外部接続用バンプ
８，９が形成されているとともに、半導体素子１１の周
囲に接地用バンプ１０ａ又は電源用バンプ１０ｂ（総称
するときは「周囲バンプ１０」という）が形成され、こ
れらの間を結ぶ内部配線用バンプ６が形成されている。
【００１７】この周囲バンプ１０は、半導体素子１１
の、抵抗の低い接地線として利用することにより、他の
外部接続用バンプを簡単に接地することができる。ま
た、抵抗の低い電源線として利用することにより、他の
外部接続用バンプを簡単に電源につなぐことができる。
また、図４に示したように、周囲バンプ１０の途中に切
れ目Ｄを作ることにより、一方の周囲バンプ１３ａを接
地に、他方の周囲バンプ１３ｂを電源につなぐことがで
きる。
の、抵抗の低い接地線として利用することにより、他の
外部接続用バンプを簡単に接地することができる。ま
た、抵抗の低い電源線として利用することにより、他の
外部接続用バンプを簡単に電源につなぐことができる。
また、図４に示したように、周囲バンプ１０の途中に切
れ目Ｄを作ることにより、一方の周囲バンプ１３ａを接
地に、他方の周囲バンプ１３ｂを電源につなぐことがで
きる。
【００１８】図５は、周囲バンプ１０付きの半導体素子
１１を、いわゆるチップオンチップの形で２層構造にす
る場合の断面図である。周囲バンプ１０が接合すること
により、完全なシールド構造ができるので、静電誘導に
強い半導体素子とすることができる。また、実装時もし
くは実装後、半導体素子にかかる応力を、周囲バンプ１
０が緩和する作用もある。
１１を、いわゆるチップオンチップの形で２層構造にす
る場合の断面図である。周囲バンプ１０が接合すること
により、完全なシールド構造ができるので、静電誘導に
強い半導体素子とすることができる。また、実装時もし
くは実装後、半導体素子にかかる応力を、周囲バンプ１
０が緩和する作用もある。
【００１９】この図５の場合、内部配線用バンプ６の高
さは、外部接続用バンプ９、周囲バンプ１０の高さより
も低くなっているので、半導体素子１１を、他の半導体
素子１２と、いわゆるチップオンチップの形で２層構造
にする場合などに、内部配線用バンプ６同士のくっつき
をなくすための、一定のクリアランスＣを確保すること
ができる。
さは、外部接続用バンプ９、周囲バンプ１０の高さより
も低くなっているので、半導体素子１１を、他の半導体
素子１２と、いわゆるチップオンチップの形で２層構造
にする場合などに、内部配線用バンプ６同士のくっつき
をなくすための、一定のクリアランスＣを確保すること
ができる。
【００２０】図６は、バンプ配線を形成する工程を説明
するための断面図である。この実施形態では、半導体基
板１の素子形成領域Ａの中の外部接続用バンプと、素子
形成領域の外（例えばスクライブ線の領域Ｂ）に設けた
周囲バンプとの間を内部配線用バンプで接続することを
想定している。図６(a)に示すように、半導体基板１の
素子形成領域Ａ上には、ＳｉＯ2膜２を介して所定の部
位にＡｌ電極３が形成されている。Ａｌ電極３以外の部
分はパッシベーション膜４に覆われている。また、スク
ライブ線領域Ｂは、オーミック接触又は絶縁を確保する
ため、所定極性の不純物１３を高濃度に注入しておく。
不純物の極性は、オーミック接触させる場合は、基板と
同極性、絶縁させる場合は基板と異極性とする。
するための断面図である。この実施形態では、半導体基
板１の素子形成領域Ａの中の外部接続用バンプと、素子
形成領域の外（例えばスクライブ線の領域Ｂ）に設けた
周囲バンプとの間を内部配線用バンプで接続することを
想定している。図６(a)に示すように、半導体基板１の
素子形成領域Ａ上には、ＳｉＯ2膜２を介して所定の部
位にＡｌ電極３が形成されている。Ａｌ電極３以外の部
分はパッシベーション膜４に覆われている。また、スク
ライブ線領域Ｂは、オーミック接触又は絶縁を確保する
ため、所定極性の不純物１３を高濃度に注入しておく。
不純物の極性は、オーミック接触させる場合は、基板と
同極性、絶縁させる場合は基板と異極性とする。
【００２１】この素子形成領域Ａ及びスクライブ線領域
Ｂに、Ａｌ電極とバンプとの密着性をよくするためのＴ
ｉＷ合金層、給電のためのＡｕ，Ｐｔなどの層を積層し
たシード層（図示せず）をスパッタなどの方法で蒸着し
ておく。次に、フォトレジスト５を塗布し、内部配線用
バンプのメッキのための孔あけを素子形成領域Ａ及びス
クライブ線領域Ｂにまたがって行う（図６(b)）。
Ｂに、Ａｌ電極とバンプとの密着性をよくするためのＴ
ｉＷ合金層、給電のためのＡｕ，Ｐｔなどの層を積層し
たシード層（図示せず）をスパッタなどの方法で蒸着し
ておく。次に、フォトレジスト５を塗布し、内部配線用
バンプのメッキのための孔あけを素子形成領域Ａ及びス
クライブ線領域Ｂにまたがって行う（図６(b)）。
【００２２】そして電解メッキ法又は無電解メッキ法に
てバンプ用金属６を薄くメッキする（図６(c)）。この
バンプ用金属として、Ａｕ，Ｐｄ，Ｐｔ，Ａｇ，Ｉｒ
（イリジウム）等をあげることができる。次に、フォト
レジスト５を除去し表面のシード層も除去して、フォト
レジスト７を塗布し、外部接続用バンプ９，１０のため
の孔あけを、電極３及びスクライブ線の部位に行う（図
６(d)）。
てバンプ用金属６を薄くメッキする（図６(c)）。この
バンプ用金属として、Ａｕ，Ｐｄ，Ｐｔ，Ａｇ，Ｉｒ
（イリジウム）等をあげることができる。次に、フォト
レジスト５を除去し表面のシード層も除去して、フォト
レジスト７を塗布し、外部接続用バンプ９，１０のため
の孔あけを、電極３及びスクライブ線の部位に行う（図
６(d)）。
【００２３】そして、シード層（図示せず）を蒸着し、
バンプ用金属を厚くメッキし、フォトレジスト７を除去
し表面のシード層を除去して、アニール処理を行うこと
により、電極３に外部接続用バンプ９が形成され、スク
ライブ線の領域に周囲バンプ１０が形成された半導体素
子を得る（図６(e)）。最後に、スクライブ線領域Ｂの
切削部をカッター１５で切り出す。
バンプ用金属を厚くメッキし、フォトレジスト７を除去
し表面のシード層を除去して、アニール処理を行うこと
により、電極３に外部接続用バンプ９が形成され、スク
ライブ線の領域に周囲バンプ１０が形成された半導体素
子を得る（図６(e)）。最後に、スクライブ線領域Ｂの
切削部をカッター１５で切り出す。
【図１】発明の実施の形態に係る半導体素子の要部斜視
図である。
図である。
【図２】半導体素子１１を、他の半導体素子１２と、い
わゆるチップオンチップの形で２層構造にした場合の断
面図である。
わゆるチップオンチップの形で２層構造にした場合の断
面図である。
【図３】半導体基板１にバンプ配線を形成する工程を説
明するための断面図である。
明するための断面図である。
【図４】発明の他の実施の形態に係る半導体素子の要部
斜視図である。
斜視図である。
【図５】半導体素子１１を、他の半導体素子１２と、い
わゆるチップオンチップの形で２層構造にした場合の断
面図である。
わゆるチップオンチップの形で２層構造にした場合の断
面図である。
【図６】バンプ配線を形成する工程を説明するための断
面図である。
面図である。
１ 半導体基板 ２ ＳｉＯ2膜 ３ａ〜３ｄ Ａｌ電極 ４ パッシベーション膜 ５，７ フォトレジスト ６ 内部配線用バンプ ８，９ 外部接続用バンプ １０ 周囲バンプ １１，１２ 半導体素子 １３ 不純物層 １５ カッター Ａ 素子形成領域 Ｂ スクライブ線領域 Ｃ クリアランス Ｄ 周囲バンプ途中の切れ目
Claims (2)
- 【請求項１】半導体素子形成領域に外部接続用バンプを
配置しているとともに、素子内配線を行うために、外部
接続用バンプの高さよりも低い高さの内部配線用バンプ
を配置し、当該内部配線用バンプを外部接続用バンプに
接続していることを特徴とする半導体素子。 - 【請求項２】半導体基板の半導体素子形成領域外に周囲
バンプを配置しているとともに、素子内配線を行うため
に、周囲バンプの高さよりも低い高さの内部配線用バン
プを配置し、前記内部配線用バンプを周囲バンプに接続
していることを特徴とする半導体素子。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP04039999A JP3798568B2 (ja) | 1999-02-18 | 1999-02-18 | 半導体素子 |
| US09/504,874 US6707159B1 (en) | 1999-02-18 | 2000-02-16 | Semiconductor chip and production process therefor |
| US10/767,439 US7329562B2 (en) | 1999-02-18 | 2004-01-30 | Process of producing semiconductor chip with surface interconnection at bump |
| US12/068,596 US20080138976A1 (en) | 1999-02-18 | 2008-02-08 | Semiconductor chip and production process therefor |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP04039999A JP3798568B2 (ja) | 1999-02-18 | 1999-02-18 | 半導体素子 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2000243771A true JP2000243771A (ja) | 2000-09-08 |
| JP3798568B2 JP3798568B2 (ja) | 2006-07-19 |
Family
ID=12579594
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP04039999A Expired - Lifetime JP3798568B2 (ja) | 1999-02-18 | 1999-02-18 | 半導体素子 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3798568B2 (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002170929A (ja) * | 2000-11-29 | 2002-06-14 | Fujitsu Ltd | 半導体装置 |
| JP2006501633A (ja) * | 2001-11-30 | 2006-01-12 | フリースケール セミコンダクター インコーポレイテッド | 半導体電力デバイスおよび形成方法 |
| US7907434B2 (en) | 2000-11-29 | 2011-03-15 | Fujitsu Semiconductor Limited | Semiconductor apparatus having a large-size bus connection |
| US8519470B2 (en) | 2010-05-12 | 2013-08-27 | Samsung Electronics Co., Ltd | Semiconductor chip, and semiconductor package and system each including the semiconductor chip |
-
1999
- 1999-02-18 JP JP04039999A patent/JP3798568B2/ja not_active Expired - Lifetime
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