JP4334652B2 - 半導体装置 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、半導体装置に関し、特に半導体素子の裏面への電極形成に関するものである。
【０００２】
【従来の技術】
半導体装置の一層の集積化を図るため、複数の半導体素子を２層に重ね合わせる、チップオンチップ構造の半導体装置が注目されている。このチップオンチップ構造を用いれば、半導体素子の一層の集積化が図れるという利点がある。
このチップオンチップ構造にする場合、大小の半導体素子の素子形成面の上に、それぞれ「バンプ」という突起電極を設け、半導体素子どうしをいわゆるフェイスツーフェイスで重ね合わせる。そして、大きな方の半導体素子の素子形成面に電極を設けて、下地基板（配線板）の電極との間で接続し、この下地基板の電極を、プリント基板やセラミック基板に半田接続する。
【０００３】
【発明が解決しようとする課題】
前記フェイスツーフェイスの構造のため、２層構造が限度で、上の小さい半導体素子の上にさらに半導体を載せる３層以上の構造ができず、高密度実装に限度があった。
そこで、本発明は、半導体素子をチップオンチップ構造にする場合、半導体素子を任意の形態で積層できるようにし、もって多層構造の実現が可能な半導体装置を実現することを目的とする。
【０００４】
【課題を解決するための手段及び発明の効果】
本発明の半導体装置は、複数の半導体素子を重ねた構造を有する半導体装置であって、表面にパッド電極が形成された半導体素子の表面から裏面への貫通孔を設け、当該貫通孔を貫通する金属によって、前記半導体素子の表面及び裏面に突状のバンプ電極が形成されており、前記貫通孔の内面、並びに前記半導体素子の表面及び裏面には、絶縁膜が形成されており、当該絶縁膜を介して前記バンプ電極が形成されており、このバンプ電極と前記絶縁膜との間に、それらの密着性をよくするためのＴｉＷ合金層が形成されており、前記バンプ電極が、前記半導体素子の表面において前記パッド電極を覆い、かつ、当該パッド電極に接続された配線を形成する第１部分と、当該バンプ電極の一部を前記第１部分より一段高く盛り上げて形成した第２部分とを有していることを特徴とする半導体装置（請求項１）。
【０００５】
この構成によれば、前記貫通孔を貫く金属で形成したバンプ電極を利用することにより、半導体素子をフェイスツーバック、フェイスツーフェイス、バックツーバックの任意の形態で接続できるようにし、もって２層でも３層以上でも、任意の階層数のチップオンチップの半導体装置を実現することができる。
バンプ電極は、バンプメッキなどにより、簡単に形成することができる。バンプの接着性を利用して、上下の半導体素子同士の電気的接続をすることができる。また、半導体素子にかかる応力をバンプ電極によって吸収することができる。
前記貫通孔の内面、並びに前記半導体素子の表面及び裏面には、絶縁膜が形成されており、当該絶縁膜を介して前記バンプ電極が形成されている。電極間の絶縁を保つのに必要だからである。特に、Ｇｅ，Ｓｉのように電気伝導率の高い半導体を使用する場合に、このような絶縁処理が必要となる。
【０００６】
また、前記バンプ電極が、前記半導体素子の表面においてパッド電極に接続される配線を形成する第１部分と、その一部が前記第１部分より一段高く盛り上げられて形成された第２部分とを有している。これにより、配線の一部をバンプ電極を利用して行えるので、一層の集積化ができる。
【０００７】
【発明の実施の形態】
以下、本発明の実施の形態を、添付図面を参照しながら詳細に説明する。本発明の実施の形態では、半導体の種類として、Ｓｉを使用することを前提としているが、他にＧａＡｓ、Ｇｅなどの半導体を使用してもよい。
図１は、半導体素子１１の断面図である。半導体素子１１の素子形成領域には、複数の貫通孔７が形成され、これらの貫通孔７を貫通するバンプ電極６が基板１の表面及び裏面に突状に形成されている。
【０００８】
図２は、半導体素子の形成途中、貫通孔７を貫通するバンプ電極６を形成する工程を示す図である。半導体素子１１の基板１には予め貫通孔７が形成されている。図２(a)は、パッド電極であるＡｌ電極２が形成された基板１の上にＳｉＮ，ＳｉＯＮ，ＳｉＯ2，ＰＳＧ等のパッシベーション膜３を施す工程を示す。このパッシベーション膜３は、貫通孔７の側壁、基板１の裏面にまで施すこととする。
【０００９】
次に、図２(b)に示すように、基板１の全領域に、下地との密着性をよくするためのＴｉＷ合金層、電解メッキの給電のためのＡｕ，Ｐｔなどの層を積層したシード層４を無電解メッキなどの方法で成膜する。
次に、バンプメッキする領域を除いて、フォトレジスト５を塗布する（図２(c)）。
【００１０】
そして電解メッキ法にて、半導体素子１１の表面においてＡｌ電極２を覆い、かつ、前記シード層４を介して当該Ａｌ電極２に接続するように、バンプ用金属６を厚くメッキする（図２(d)）。このバンプ用金属として、Ａｕ，Ｐｄ，Ｐｔ，Ａｇ，Ｉｒ（イリジウム）等をあげることができる。
次に、フォトレジスト５を除去し表面のシード層４を除去して、貫通孔７を貫通するバンプ電極６が形成された半導体素子を得る（図２(e)）。
【００１１】
図３は、半導体素子形成後に貫通孔７を形成する他の製造方法を説明するための工程図である。図３(a)は、素子形成面の上に、Ａｌ電極２を覆い、かつ、シード層４を介して当該Ａｌ電極２に接続するように、配線用のバンプ６ａが形成された状態を示す。
この状態から、基板１に貫通孔７を形成し（図３(b)参照）、貫通孔７の側壁と基板１の裏面を絶縁するためのパッシベーション膜３ａを施す（図３(c)参照）。
【００１２】
その後基板１の全領域に、下地との密着性をよくするためのＴｉＷ合金層、メッキの給電のためのＡｕ，Ｐｔなどの層を積層したシード層４を無電解メッキなどの方法で成膜し、貫通孔７の近傍のバンプメッキする領域を除いて、フォトレジスト５を塗布する（図３(d)参照）。
そして電解メッキ法または無電解メッキ法にてバンプ用金属６を厚くメッキし、フォトレジスト５を除去し表面のシード層４を除去して、アニール処理を行うことにより、貫通孔７を貫通するバンプ電極６が形成された半導体素子を得る（図３(e)）。
【００１３】
なお、以上の製造工程において、バンプ電極６の高さは一定であったが、バンプ電極６の一部をさらに盛り上げて一段高いバンプ８を形成することも可能である（図１参照）。この場合、バンプ電極６は、半導体素子１１の表面の配線を形成する第１部分と、この第１部分よりも一段高い第２部分としてのバンプ８とを有することになる。
以上の図２又は図３の方法により製造された半導体素子は、図１に示すように、貫通孔７を通って半導体素子の表面と裏面とを接続するバンプ電極６が形成されたものとなる。
【００１４】
このバンプ電極６が形成された半導体素子の実装形態例を図４に示す。
図４は、下地となる配線板に接続される半導体素子１２の上に、貫通孔７を貫通するバンプ電極６が基板１の表面及び裏面に形成されている半導体素子１１ａ，１１ｂを重ね合わせ、最上層には、通常のバンプ付の半導体素子を重ねた構造を示す断面図である。番号８は、一段高く盛り上げたバンプを示す。半導体素子１１ａ，１１ｂの接続面同士は、貫通孔７を貫通したバンプ電極６により接続され、いわゆるバックツーバックの構造が実現されている。
【００１５】
このような構造により、半導体素子を複数段に高く積み上げることができ、半導体素子の小型化が可能になる。
この発明は、以上説明した実施形態に限定されるものではない。いままでの説明では、バンプ電極６には、貫通孔７に形成された部分に穴が開いていたが、図５に示すように、バンプ用金属の量を増やすことにより、貫通孔７をふさぐようにしてもよい。
その他、本発明の範囲内で種々の変更を施すことが可能である。
【００１６】
なお、図６は、下地となる配線板に接続される半導体素子１２の上に、特に貫通孔を設けない半導体１４，１５の裏面同士を接着させて、最上の半導体１５をワイヤで接続した構造を示す。この構造であれば、貫通孔を設けなくとも、３段のチップオンチップ構造を実現することができる。
【図面の簡単な説明】
【図１】貫通孔にバンプが形成された半導体素子の断面図である。
【図２】半導体素子の形成過程において、貫通孔を貫通するバンプ電極を形成する工程を示す工程図である。
【図３】半導体素子の形成後、貫通孔を設け、貫通孔を貫通するバンプ電極を形成する工程を示す工程図である。
【図４】貫通孔を貫通するバンプ電極が基板の表面及び裏面に形成されている半導体素子を重ね合わせた構造を示す断面図である。
【図５】バンプ用金属の量を増やすことにより、貫通孔をふさぐようにした半導体素子の断面図である。
【図６】特に貫通孔を設けない半導体の裏面同士を接着させて、最上の半導体をワイヤで接続した構造を示す図である。
【符号の説明】
１ 半導体基板
２ Ａｌ電極
３，３ａ パッシベーション膜
４ シード層
５ フォトレジスト
６ バンプ電極
７ 貫通孔
８ 盛り上げたバンプ
１１ 半導体素子
【発明の属する技術分野】
本発明は、半導体装置に関し、特に半導体素子の裏面への電極形成に関するものである。
【０００２】
【従来の技術】
半導体装置の一層の集積化を図るため、複数の半導体素子を２層に重ね合わせる、チップオンチップ構造の半導体装置が注目されている。このチップオンチップ構造を用いれば、半導体素子の一層の集積化が図れるという利点がある。
このチップオンチップ構造にする場合、大小の半導体素子の素子形成面の上に、それぞれ「バンプ」という突起電極を設け、半導体素子どうしをいわゆるフェイスツーフェイスで重ね合わせる。そして、大きな方の半導体素子の素子形成面に電極を設けて、下地基板（配線板）の電極との間で接続し、この下地基板の電極を、プリント基板やセラミック基板に半田接続する。
【０００３】
【発明が解決しようとする課題】
前記フェイスツーフェイスの構造のため、２層構造が限度で、上の小さい半導体素子の上にさらに半導体を載せる３層以上の構造ができず、高密度実装に限度があった。
そこで、本発明は、半導体素子をチップオンチップ構造にする場合、半導体素子を任意の形態で積層できるようにし、もって多層構造の実現が可能な半導体装置を実現することを目的とする。
【０００４】
【課題を解決するための手段及び発明の効果】
本発明の半導体装置は、複数の半導体素子を重ねた構造を有する半導体装置であって、表面にパッド電極が形成された半導体素子の表面から裏面への貫通孔を設け、当該貫通孔を貫通する金属によって、前記半導体素子の表面及び裏面に突状のバンプ電極が形成されており、前記貫通孔の内面、並びに前記半導体素子の表面及び裏面には、絶縁膜が形成されており、当該絶縁膜を介して前記バンプ電極が形成されており、このバンプ電極と前記絶縁膜との間に、それらの密着性をよくするためのＴｉＷ合金層が形成されており、前記バンプ電極が、前記半導体素子の表面において前記パッド電極を覆い、かつ、当該パッド電極に接続された配線を形成する第１部分と、当該バンプ電極の一部を前記第１部分より一段高く盛り上げて形成した第２部分とを有していることを特徴とする半導体装置（請求項１）。
【０００５】
この構成によれば、前記貫通孔を貫く金属で形成したバンプ電極を利用することにより、半導体素子をフェイスツーバック、フェイスツーフェイス、バックツーバックの任意の形態で接続できるようにし、もって２層でも３層以上でも、任意の階層数のチップオンチップの半導体装置を実現することができる。
バンプ電極は、バンプメッキなどにより、簡単に形成することができる。バンプの接着性を利用して、上下の半導体素子同士の電気的接続をすることができる。また、半導体素子にかかる応力をバンプ電極によって吸収することができる。
前記貫通孔の内面、並びに前記半導体素子の表面及び裏面には、絶縁膜が形成されており、当該絶縁膜を介して前記バンプ電極が形成されている。電極間の絶縁を保つのに必要だからである。特に、Ｇｅ，Ｓｉのように電気伝導率の高い半導体を使用する場合に、このような絶縁処理が必要となる。
【０００６】
また、前記バンプ電極が、前記半導体素子の表面においてパッド電極に接続される配線を形成する第１部分と、その一部が前記第１部分より一段高く盛り上げられて形成された第２部分とを有している。これにより、配線の一部をバンプ電極を利用して行えるので、一層の集積化ができる。
【０００７】
【発明の実施の形態】
以下、本発明の実施の形態を、添付図面を参照しながら詳細に説明する。本発明の実施の形態では、半導体の種類として、Ｓｉを使用することを前提としているが、他にＧａＡｓ、Ｇｅなどの半導体を使用してもよい。
図１は、半導体素子１１の断面図である。半導体素子１１の素子形成領域には、複数の貫通孔７が形成され、これらの貫通孔７を貫通するバンプ電極６が基板１の表面及び裏面に突状に形成されている。
【０００８】
図２は、半導体素子の形成途中、貫通孔７を貫通するバンプ電極６を形成する工程を示す図である。半導体素子１１の基板１には予め貫通孔７が形成されている。図２(a)は、パッド電極であるＡｌ電極２が形成された基板１の上にＳｉＮ，ＳｉＯＮ，ＳｉＯ2，ＰＳＧ等のパッシベーション膜３を施す工程を示す。このパッシベーション膜３は、貫通孔７の側壁、基板１の裏面にまで施すこととする。
【０００９】
次に、図２(b)に示すように、基板１の全領域に、下地との密着性をよくするためのＴｉＷ合金層、電解メッキの給電のためのＡｕ，Ｐｔなどの層を積層したシード層４を無電解メッキなどの方法で成膜する。
次に、バンプメッキする領域を除いて、フォトレジスト５を塗布する（図２(c)）。
【００１０】
そして電解メッキ法にて、半導体素子１１の表面においてＡｌ電極２を覆い、かつ、前記シード層４を介して当該Ａｌ電極２に接続するように、バンプ用金属６を厚くメッキする（図２(d)）。このバンプ用金属として、Ａｕ，Ｐｄ，Ｐｔ，Ａｇ，Ｉｒ（イリジウム）等をあげることができる。
次に、フォトレジスト５を除去し表面のシード層４を除去して、貫通孔７を貫通するバンプ電極６が形成された半導体素子を得る（図２(e)）。
【００１１】
図３は、半導体素子形成後に貫通孔７を形成する他の製造方法を説明するための工程図である。図３(a)は、素子形成面の上に、Ａｌ電極２を覆い、かつ、シード層４を介して当該Ａｌ電極２に接続するように、配線用のバンプ６ａが形成された状態を示す。
この状態から、基板１に貫通孔７を形成し（図３(b)参照）、貫通孔７の側壁と基板１の裏面を絶縁するためのパッシベーション膜３ａを施す（図３(c)参照）。
【００１２】
その後基板１の全領域に、下地との密着性をよくするためのＴｉＷ合金層、メッキの給電のためのＡｕ，Ｐｔなどの層を積層したシード層４を無電解メッキなどの方法で成膜し、貫通孔７の近傍のバンプメッキする領域を除いて、フォトレジスト５を塗布する（図３(d)参照）。
そして電解メッキ法または無電解メッキ法にてバンプ用金属６を厚くメッキし、フォトレジスト５を除去し表面のシード層４を除去して、アニール処理を行うことにより、貫通孔７を貫通するバンプ電極６が形成された半導体素子を得る（図３(e)）。
【００１３】
なお、以上の製造工程において、バンプ電極６の高さは一定であったが、バンプ電極６の一部をさらに盛り上げて一段高いバンプ８を形成することも可能である（図１参照）。この場合、バンプ電極６は、半導体素子１１の表面の配線を形成する第１部分と、この第１部分よりも一段高い第２部分としてのバンプ８とを有することになる。
以上の図２又は図３の方法により製造された半導体素子は、図１に示すように、貫通孔７を通って半導体素子の表面と裏面とを接続するバンプ電極６が形成されたものとなる。
【００１４】
このバンプ電極６が形成された半導体素子の実装形態例を図４に示す。
図４は、下地となる配線板に接続される半導体素子１２の上に、貫通孔７を貫通するバンプ電極６が基板１の表面及び裏面に形成されている半導体素子１１ａ，１１ｂを重ね合わせ、最上層には、通常のバンプ付の半導体素子を重ねた構造を示す断面図である。番号８は、一段高く盛り上げたバンプを示す。半導体素子１１ａ，１１ｂの接続面同士は、貫通孔７を貫通したバンプ電極６により接続され、いわゆるバックツーバックの構造が実現されている。
【００１５】
このような構造により、半導体素子を複数段に高く積み上げることができ、半導体素子の小型化が可能になる。
この発明は、以上説明した実施形態に限定されるものではない。いままでの説明では、バンプ電極６には、貫通孔７に形成された部分に穴が開いていたが、図５に示すように、バンプ用金属の量を増やすことにより、貫通孔７をふさぐようにしてもよい。
その他、本発明の範囲内で種々の変更を施すことが可能である。
【００１６】
なお、図６は、下地となる配線板に接続される半導体素子１２の上に、特に貫通孔を設けない半導体１４，１５の裏面同士を接着させて、最上の半導体１５をワイヤで接続した構造を示す。この構造であれば、貫通孔を設けなくとも、３段のチップオンチップ構造を実現することができる。
【図面の簡単な説明】
【図１】貫通孔にバンプが形成された半導体素子の断面図である。
【図２】半導体素子の形成過程において、貫通孔を貫通するバンプ電極を形成する工程を示す工程図である。
【図３】半導体素子の形成後、貫通孔を設け、貫通孔を貫通するバンプ電極を形成する工程を示す工程図である。
【図４】貫通孔を貫通するバンプ電極が基板の表面及び裏面に形成されている半導体素子を重ね合わせた構造を示す断面図である。
【図５】バンプ用金属の量を増やすことにより、貫通孔をふさぐようにした半導体素子の断面図である。
【図６】特に貫通孔を設けない半導体の裏面同士を接着させて、最上の半導体をワイヤで接続した構造を示す図である。
【符号の説明】
１ 半導体基板
２ Ａｌ電極
３，３ａ パッシベーション膜
４ シード層
５ フォトレジスト
６ バンプ電極
７ 貫通孔
８ 盛り上げたバンプ
１１ 半導体素子
Claims (1)
- 複数の半導体素子を重ねた構造を有する半導体装置であって、
表面にパッド電極が形成された半導体素子の表面から裏面への貫通孔を設け、当該貫通孔を貫通する金属によって、前記半導体素子の表面及び裏面に突状のバンプ電極が形成されており、
前記貫通孔の内面、並びに前記半導体素子の表面及び裏面には、絶縁膜が形成されており、
当該絶縁膜を介して前記バンプ電極が形成されており、
このバンプ電極と前記絶縁膜との間に、それらの密着性をよくするためのＴｉＷ合金層が形成されており、
前記バンプ電極が、前記半導体素子の表面において前記パッド電極を覆い、かつ、当該パッド電極と接続する配線を形成する第１部分と、当該バンプ電極の一部を前記第１部分より一段高く盛り上げて形成した第２部分とを有していることを特徴とする半導体装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP05120999A JP4334652B2 (ja) | 1999-02-26 | 1999-02-26 | 半導体装置 |
| US09/512,061 US6404061B1 (en) | 1999-02-26 | 2000-02-24 | Semiconductor device and semiconductor chip |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP05120999A JP4334652B2 (ja) | 1999-02-26 | 1999-02-26 | 半導体装置 |
Related Child Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2007119358A Division JP4495189B2 (ja) | 2007-04-27 | 2007-04-27 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2000252412A JP2000252412A (ja) | 2000-09-14 |
| JP4334652B2 true JP4334652B2 (ja) | 2009-09-30 |
Family
ID=12880533
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP05120999A Expired - Lifetime JP4334652B2 (ja) | 1999-02-26 | 1999-02-26 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP4334652B2 (ja) |
Families Citing this family (3)
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|---|---|---|---|---|
| JP4522574B2 (ja) * | 2000-12-04 | 2010-08-11 | 大日本印刷株式会社 | 半導体装置の作製方法 |
| JP6986221B2 (ja) * | 2016-06-15 | 2021-12-22 | 大日本印刷株式会社 | 孔電極基板の製造方法、孔電極基板および半導体装置 |
| JP2018195661A (ja) * | 2017-05-16 | 2018-12-06 | 大日本印刷株式会社 | 貫通電極基板、貫通電極基板の製造方法及び貫通電極基板を用いた半導体装置 |
-
1999
- 1999-02-26 JP JP05120999A patent/JP4334652B2/ja not_active Expired - Lifetime
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| Publication number | Publication date |
|---|---|
| JP2000252412A (ja) | 2000-09-14 |
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