JPS61147560A - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JPS61147560A JPS61147560A JP26991384A JP26991384A JPS61147560A JP S61147560 A JPS61147560 A JP S61147560A JP 26991384 A JP26991384 A JP 26991384A JP 26991384 A JP26991384 A JP 26991384A JP S61147560 A JPS61147560 A JP S61147560A
- Authority
- JP
- Japan
- Prior art keywords
- insulating film
- electrode pad
- semiconductor device
- electrode
- cracks
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Classifications
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01033—Arsenic [As]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01082—Lead [Pb]
Landscapes
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Wire Bonding (AREA)
- Local Oxidation Of Silicon (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野）
本発明は半導体装置に関し、特にその電極パッド部の構
造罠関する。
造罠関する。
（従来の技術）
従来の半導体装置の金属・配線は、半導体基板上の５ｉ
０２ 、５ｉ３Ｎ４あるいはリンガラス（ＰＥＧ）膜か
らなる保護絶縁膜上に形成され、外部導通を取るための
電極パッド端子も同時に形成されていた。また、この金
属配線は、一般にＡｌ１−？Ａｌ−８Ｅ、Ａｌ−Ｃｕ、
Ａ／−Ｗ等のＡ７合金が使用されており、ＡｊｌやＡＪ
金合金耐食性の向上と隣接配線間の短絡防止のために、
８ｉ０＠、ＰＳＧ等の絶縁膜がこれらＡ／又はＡ／合金
配線上の全面を覆い、外部電極端子部のみが開孔された
状態で形成されている。
０２ 、５ｉ３Ｎ４あるいはリンガラス（ＰＥＧ）膜か
らなる保護絶縁膜上に形成され、外部導通を取るための
電極パッド端子も同時に形成されていた。また、この金
属配線は、一般にＡｌ１−？Ａｌ−８Ｅ、Ａｌ−Ｃｕ、
Ａ／−Ｗ等のＡ７合金が使用されており、ＡｊｌやＡＪ
金合金耐食性の向上と隣接配線間の短絡防止のために、
８ｉ０＠、ＰＳＧ等の絶縁膜がこれらＡ／又はＡ／合金
配線上の全面を覆い、外部電極端子部のみが開孔された
状態で形成されている。
このような電極端子部罠ギヤングボンド法によるＣｕ１
Ｊ−ド等を直接熱圧着すると、元来塑性変形しやすいＡ
ｊｌやＡＩ！合金の電極パッド膜層は容易圧押しつぶさ
れて変形しリードとの接合が完了する。この場合に極め
て重大な問題が発生する。
Ｊ−ド等を直接熱圧着すると、元来塑性変形しやすいＡ
ｊｌやＡＩ！合金の電極パッド膜層は容易圧押しつぶさ
れて変形しリードとの接合が完了する。この場合に極め
て重大な問題が発生する。
それは、通常人ｌ配線と、ＡＩ［、極パッド膜が１μｍ
〜２μｍ厚に形成されているが、電極パッドの周囲辺上
には０．１μｍ〜０．５μｍ厚のＳ ｉｏｚ絶縁膜やＰ
ＳＧ絶縁膜が形成されているので、前述のようにギヤン
グボンドによるＡＩ電極パッド膜の塑性変形で、絶縁膜
に割れを発生させることである。
〜２μｍ厚に形成されているが、電極パッドの周囲辺上
には０．１μｍ〜０．５μｍ厚のＳ ｉｏｚ絶縁膜やＰ
ＳＧ絶縁膜が形成されているので、前述のようにギヤン
グボンドによるＡＩ電極パッド膜の塑性変形で、絶縁膜
に割れを発生させることである。
との絶縁膜の割れ発生は、進行性のものであるため、こ
の割れのひびが半導体装置の特性変動を生じ、また電極
パッド下の絶縁膜に達して電極部の破壊によるオープン
不良の発生原因となっていた。又、樹脂封止型の半導体
装置においては、その絶縁膜のひび部に水分のたまりを
起し、ＡＩ配線の腐食の進行による配線オーブン不良発
生と起こしていた。
の割れのひびが半導体装置の特性変動を生じ、また電極
パッド下の絶縁膜に達して電極部の破壊によるオープン
不良の発生原因となっていた。又、樹脂封止型の半導体
装置においては、その絶縁膜のひび部に水分のたまりを
起し、ＡＩ配線の腐食の進行による配線オーブン不良発
生と起こしていた。
（発明の目的）
本発明の目的は、このような欠点を除去し、高信頼のギ
ヤングボンド接合と可能とした半導体装置を提供するこ
とＫある。
ヤングボンド接合と可能とした半導体装置を提供するこ
とＫある。
（発明の構成）
本発明の半導体装置の構成は、半導体チップを葎う保護
絶縁膜がこのチップの電極パッド部ではこの電極パッド
部よ抄大きなスルーホールを設けて除去され、前記電極
パッド部と接続される配線活性領域上では前記保護絶縁
膜が設けられていることを特徴とする。また、前記電極
パッド上には更に１＃以上のメタル層あるいは突起電極
が形成される構造も可能である。
絶縁膜がこのチップの電極パッド部ではこの電極パッド
部よ抄大きなスルーホールを設けて除去され、前記電極
パッド部と接続される配線活性領域上では前記保護絶縁
膜が設けられていることを特徴とする。また、前記電極
パッド上には更に１＃以上のメタル層あるいは突起電極
が形成される構造も可能である。
（発明の作用）
本発明の構成によれば、ギヤングボンド用のリードが熱
圧着されても、電極パッド上には割れを発生させる保護
絶縁膜がないので、また活性配線領域の保護絶縁膜とパ
ッド部とけ隔離されているので、この保護絶縁膜の割れ
を起すこともない。
圧着されても、電極パッド上には割れを発生させる保護
絶縁膜がないので、また活性配線領域の保護絶縁膜とパ
ッド部とけ隔離されているので、この保護絶縁膜の割れ
を起すこともない。
従って、従来の電極パッド構造で生ずる電極破壊や配線
オープンの発生は皆無となり高信頼性の半導体装置が得
られる。
オープンの発生は皆無となり高信頼性の半導体装置が得
られる。
（実施例）
次に本発明を図面により詳細に説明する。
第１図′（α）バ旬は本発明の第一の実施例の断面図お
よび平面図を示す。本実施例の半導体装置１はＳｉ基板
２の内に拡散領域３．４を形成され数１００ＯＡの熱酸
化ＳｉＯ鵞（絶縁）膜５を介して、ＡＪ配＃ｉ２６及び
ＡＡ［極パッド９がスバ、り法榊ｋｌ蒸着とホトレジス
ト処理、エツチング処理で形成され、次いで、プラズマ
ＣＶＤ（化学蒸着）やスピンコード法で５ｉｏｎや、リ
ンガラス（ＰＳＧ）層からなる保護絶縁膜７が数１００
ＯＡの厚さに形成され、最後に、この保護絶縁膜７に電
極パッド９のスルーホール１１が、ホトレジスト、エツ
チング処理で形成されている０ 最終のパッシベーション膜７のＰＥＧ膜上に更に５ｉｓ
Ｎ４を約１００ＯＡ形成してパッシベーション膜７とす
ることもあるＱ なお、一点鎖線で囲まれた領域は能動素子の存在する活
性領域１０である。この領域ＩＯは、極めて配線密度が
高く、最近では、１μｍ程度の間隔及び配線幅を有して
いる半導体装置もあり、この領域は、完全なパッシベー
ション膜７で偉うことは半導体装置の信順性を確保する
ために欠かせない。
よび平面図を示す。本実施例の半導体装置１はＳｉ基板
２の内に拡散領域３．４を形成され数１００ＯＡの熱酸
化ＳｉＯ鵞（絶縁）膜５を介して、ＡＪ配＃ｉ２６及び
ＡＡ［極パッド９がスバ、り法榊ｋｌ蒸着とホトレジス
ト処理、エツチング処理で形成され、次いで、プラズマ
ＣＶＤ（化学蒸着）やスピンコード法で５ｉｏｎや、リ
ンガラス（ＰＳＧ）層からなる保護絶縁膜７が数１００
ＯＡの厚さに形成され、最後に、この保護絶縁膜７に電
極パッド９のスルーホール１１が、ホトレジスト、エツ
チング処理で形成されている０ 最終のパッシベーション膜７のＰＥＧ膜上に更に５ｉｓ
Ｎ４を約１００ＯＡ形成してパッシベーション膜７とす
ることもあるＱ なお、一点鎖線で囲まれた領域は能動素子の存在する活
性領域１０である。この領域ＩＯは、極めて配線密度が
高く、最近では、１μｍ程度の間隔及び配線幅を有して
いる半導体装置もあり、この領域は、完全なパッシベー
ション膜７で偉うことは半導体装置の信順性を確保する
ために欠かせない。
第２図はこの半導体装置テッグＩＫ、先端にＣｕバンプ
を有し、表面にＡｕメッキが１μｍ施こされたＣｕリー
ド１２をギヤングボンドした接合部の拡大図である。こ
の図から明らかなように、電極パッド９０Ａｌパツドは
、ギヤングボンドの熱圧着によりその接合部１３が凹状
になり、逆ＫＣｕバンプ周辺に凸状部１４を形成した状
態で接続される。しかしながら、パッドスルーホール１
１端が、その接合領域１３から隔離されているので、パ
ンベーション嘆７には何ら障害を受けておらず。
を有し、表面にＡｕメッキが１μｍ施こされたＣｕリー
ド１２をギヤングボンドした接合部の拡大図である。こ
の図から明らかなように、電極パッド９０Ａｌパツドは
、ギヤングボンドの熱圧着によりその接合部１３が凹状
になり、逆ＫＣｕバンプ周辺に凸状部１４を形成した状
態で接続される。しかしながら、パッドスルーホール１
１端が、その接合領域１３から隔離されているので、パ
ンベーション嘆７には何ら障害を受けておらず。
完全な保護膜としての機能を果している。
第３図は本発明の第２の実施例の平面図である。
本実施例は、配線材をＡ！マイグレーションを起しにく
いｋｌ−Ｃｕ合金とし、パッドスルーホール１１が、複
数個−諸になったスルーホール１１’として、またはチ
ップ端までの大きさのスルーホール１１′と］−た場合
を示している。この場合にも、第１の実施例と全く同様
の効果を有していることは明らかである。
いｋｌ−Ｃｕ合金とし、パッドスルーホール１１が、複
数個−諸になったスルーホール１１’として、またはチ
ップ端までの大きさのスルーホール１１′と］−た場合
を示している。この場合にも、第１の実施例と全く同様
の効果を有していることは明らかである。
第４図は本発明の第３の実施例の断面図である。
この場合は、電極パッドスルーホール１１上にその電極
パッド９より大きな寸法のバンプ下地メタル層（Ｔｉ−
Ｐｔ、Ｃｒ−Ｃｕメタル層）１５とＡｕバンプ１６とを
形成した半導体装置となっている。
パッド９より大きな寸法のバンプ下地メタル層（Ｔｉ−
Ｐｔ、Ｃｒ−Ｃｕメタル層）１５とＡｕバンプ１６とを
形成した半導体装置となっている。
この場合も、ギヤングボンド時の衝撃によるパッド部変
形が発生するが、前記例と同様の効果を有する。
形が発生するが、前記例と同様の効果を有する。
第５図は本発明の第４の実施例の断面図である。
本実施例は、＠極パッドスルーホール１１上にその電極
パッド９より小さめの寸法のメタル層１７を形成した半
導体装置である。このメタル層１７を純ＡＩｌとし、下
地パッド９をＡＩ−ＷやＡＪ−Ｃｕとして、上層メタル
１７が下層メタル９より柔らかい構造としたことを特徴
とし、ギヤングボンド時の変形を殆んど上層のＡＪ １
７で受は持つ形態にしている。この上層のＡＪ １７は
、下層よりも若干厚めにした方が接合の安定性が良く、
例えば下地メタル９が１μｍの時には上層メタル１７を
１．５μｍとすると良い。
パッド９より小さめの寸法のメタル層１７を形成した半
導体装置である。このメタル層１７を純ＡＩｌとし、下
地パッド９をＡＩ−ＷやＡＪ−Ｃｕとして、上層メタル
１７が下層メタル９より柔らかい構造としたことを特徴
とし、ギヤングボンド時の変形を殆んど上層のＡＪ １
７で受は持つ形態にしている。この上層のＡＪ １７は
、下層よりも若干厚めにした方が接合の安定性が良く、
例えば下地メタル９が１μｍの時には上層メタル１７を
１．５μｍとすると良い。
また、メタル層１７は純Ａｌ膜だけでなく％ＴｉＺＯＯ
ＯＡ、ｕｕ １００ＯＡ、Ａｕ ２０００Ａσノような
多層膜をスパッタリングにより形成したものでも良く、
下地メタルもＡｌ系メタルでな（ＴｉＰｔや、Ｗ’ｐＭ
ｏ等でもよい。このメタル層１７け、第２の実施例の場
合にも適用できるし、電極パッド９よりも寸法を大きく
しても良い。この場合においては、パッドスルーホール
よりも大きくすることも可能である。
ＯＡ、ｕｕ １００ＯＡ、Ａｕ ２０００Ａσノような
多層膜をスパッタリングにより形成したものでも良く、
下地メタルもＡｌ系メタルでな（ＴｉＰｔや、Ｗ’ｐＭ
ｏ等でもよい。このメタル層１７け、第２の実施例の場
合にも適用できるし、電極パッド９よりも寸法を大きく
しても良い。この場合においては、パッドスルーホール
よりも大きくすることも可能である。
又、本発明の半導体装置は、ギヤングボンド用のみなら
ず、通常使用されているワイヤーボンディングでも使え
ることは明白である０
ず、通常使用されているワイヤーボンディングでも使え
ることは明白である０
第１図（ａ）、 ｆｂ）は本発明の第１の実施例の断面
図および平面図、第２図は本実施例のリード接続時の拡
大図。第３図は本発明の第２の実施例の平面図、第４図
、第５図は本発明の第３．第４の実施例の断面図である
。図において １・・・・・・半導体装置、２・−・・・・Ｓｉ基板、
３．４・・・・・・拡散層、５・・・・・・絶縁膜、７
・・・・・・保護絶縁膜、１０・・・・・・活性策域、
９・・・・・電極パッド、１１゜１１′、１１＃・・・
・・・パッドスルーホール、１２・・・・・・Ｃｕ１Ｊ
−ド、１３ ・・・・接合部、１４・・・・・・凸状部
、１５・・・・・下地メタル、１６・・・・・バンプ、
１７・・・・・・上層メタル、である。
図および平面図、第２図は本実施例のリード接続時の拡
大図。第３図は本発明の第２の実施例の平面図、第４図
、第５図は本発明の第３．第４の実施例の断面図である
。図において １・・・・・・半導体装置、２・−・・・・Ｓｉ基板、
３．４・・・・・・拡散層、５・・・・・・絶縁膜、７
・・・・・・保護絶縁膜、１０・・・・・・活性策域、
９・・・・・電極パッド、１１゜１１′、１１＃・・・
・・・パッドスルーホール、１２・・・・・・Ｃｕ１Ｊ
−ド、１３ ・・・・接合部、１４・・・・・・凸状部
、１５・・・・・下地メタル、１６・・・・・バンプ、
１７・・・・・・上層メタル、である。
Claims (1)
- 【特許請求の範囲】 １）、半導体チップを覆う保護絶縁膜がこのチップの電
極パッド部ではこの電極パッド部より大きなスルーホー
ルを設けて除去され、前記電極パッド部と接続される配
線活性領域では前記保護絶縁膜が設けられていることを
特徴とする半導体装置。 ２）、半導体チップの電極パッド部上にメタル層あるい
は突起電極が設けられている特許請求の範囲第１項記載
の半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP26991384A JPS61147560A (ja) | 1984-12-21 | 1984-12-21 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP26991384A JPS61147560A (ja) | 1984-12-21 | 1984-12-21 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61147560A true JPS61147560A (ja) | 1986-07-05 |
Family
ID=17478961
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP26991384A Pending JPS61147560A (ja) | 1984-12-21 | 1984-12-21 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61147560A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0789392A3 (en) * | 1996-02-08 | 1998-02-25 | Oki Electric Industry Co., Ltd. | Bumpless method of attaching inner leads to semiconductor integrated circuits |
| US6677970B1 (en) * | 1998-02-20 | 2004-01-13 | Sanyo Electric Co., Ltd. | Light-emitting diode array and optical print head |
-
1984
- 1984-12-21 JP JP26991384A patent/JPS61147560A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0789392A3 (en) * | 1996-02-08 | 1998-02-25 | Oki Electric Industry Co., Ltd. | Bumpless method of attaching inner leads to semiconductor integrated circuits |
| US6677970B1 (en) * | 1998-02-20 | 2004-01-13 | Sanyo Electric Co., Ltd. | Light-emitting diode array and optical print head |
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