JPH02168640A - 異なる基板間の接続構造 - Google Patents
異なる基板間の接続構造Info
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- Structures For Mounting Electric Components On Printed Circuit Boards (AREA)
- Wire Bonding (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は異なる基板間の接続構造に関する。
従来のこの種の接続構造の一例が米国特許筒4.245
,273号明細書に開示されている。開示された構造で
は、半導体デバイスの下面の電極とセラミック基板の上
面の電極とが半田のみにより接続されている。
,273号明細書に開示されている。開示された構造で
は、半導体デバイスの下面の電極とセラミック基板の上
面の電極とが半田のみにより接続されている。
上述した従来の接続構造では、半導体デバイスとセラミ
ック基板との熱膨張率が異なると、温度変化により半田
接続部にストレスがかかり、破断等による接続不良を招
き易いという欠点がある。
ック基板との熱膨張率が異なると、温度変化により半田
接続部にストレスがかかり、破断等による接続不良を招
き易いという欠点がある。
本発明の構造は第1の基板と、熱膨張率が前記第1の基
板と異なる第2の基板と、前記第1の基板の下面に形成
された第1の電極の配列と、前記第2の基板の上面に形
成された第2の電極の配列と、前記第1の電極と前記第
2の電極とを電気的に接続するための弾性を有するマイ
クロピンと、前記第1の電極と前記マイクロピンとを固
定する第1の固定手段と、前記第2の電極と前記マイク
ロピンとを固定する第2の固定手段とから構成される。
板と異なる第2の基板と、前記第1の基板の下面に形成
された第1の電極の配列と、前記第2の基板の上面に形
成された第2の電極の配列と、前記第1の電極と前記第
2の電極とを電気的に接続するための弾性を有するマイ
クロピンと、前記第1の電極と前記マイクロピンとを固
定する第1の固定手段と、前記第2の電極と前記マイク
ロピンとを固定する第2の固定手段とから構成される。
次に本発明について図面を参照して説明する。
第1図を参照すると本発明の一実施例は、内部に配線を
有するセラミック多層配線基板200.と、基板200
上に形成された電極202と、シリコン基板を有する半
導体集積回路チップ100と、チップ100内の回路と
基板200内の配線201とを接続するためのマイクロ
ピン300とから構成される。
有するセラミック多層配線基板200.と、基板200
上に形成された電極202と、シリコン基板を有する半
導体集積回路チップ100と、チップ100内の回路と
基板200内の配線201とを接続するためのマイクロ
ピン300とから構成される。
次に、第2図を参照して、本実施例の製造方法について
説明する。まず、チップ100の下面には、シリコン酸
化膜(SiO2)やポリイミド樹脂膜などのパッシベー
ション膜101が形成され、これにより電極部分以外は
絶縁保護されている。
説明する。まず、チップ100の下面には、シリコン酸
化膜(SiO2)やポリイミド樹脂膜などのパッシベー
ション膜101が形成され、これにより電極部分以外は
絶縁保護されている。
電極部は密着層としてチタン(Ti)の薄膜102およ
びバリア層として白金の薄膜103で形成されている。
びバリア層として白金の薄膜103で形成されている。
その電極部には金錫共晶合金(AuSn共晶合金)10
6によりマイクロピン300が接合される。
6によりマイクロピン300が接合される。
次に、このようにしてマイクロピン300が接合された
チップ100を、マイクロピン300と電極202との
位置合わせ後にこれらを半田203により固定すること
により、基板200と接続すよシ る。マイクロピンlを用いる目的はチップ100と基板
200との熱膨張係数の差に起因する熱ストレスを緩和
するためである。従って、マイクロピン300はある程
度細くする必要があるが、細くすると、電極202への
はんだ付は性が著しくんだ付は接続強度を増加させるよ
うな構造にしてストレスが緩和されやすく、かつ、はん
だ付け2接続強度の強いビン形状を示す。反面、熱スト
レスのあまり加わらないビン(第4図のエリア500を
除く領域に設けられるビン)はコストの安い選字形に形
成すれば、図中Aの部分は熱ストレス緩われない。
チップ100を、マイクロピン300と電極202との
位置合わせ後にこれらを半田203により固定すること
により、基板200と接続すよシ る。マイクロピンlを用いる目的はチップ100と基板
200との熱膨張係数の差に起因する熱ストレスを緩和
するためである。従って、マイクロピン300はある程
度細くする必要があるが、細くすると、電極202への
はんだ付は性が著しくんだ付は接続強度を増加させるよ
うな構造にしてストレスが緩和されやすく、かつ、はん
だ付け2接続強度の強いビン形状を示す。反面、熱スト
レスのあまり加わらないビン(第4図のエリア500を
除く領域に設けられるビン)はコストの安い選字形に形
成すれば、図中Aの部分は熱ストレス緩われない。
一様に配列された、複数のビン300のうち熱ストレス
が最も大きく加わるところは基板200のセンターから
遠い位置にあるビン300bであり、逆に基板200の
中央部は比較的熱ストレスはかからない、従って、熱ス
トレスの大きいビン形状は、熱ストレスが緩和されやす
く、かつ、はよび工形ビンは、はんだ付は面が広いため
に取付ピッチは狭くとれないので、すべてこれらのビン
を用いると、微細化という点でかなり劣る。そこで、熱
ストレスのあまりかからない基板200の中央部分付近
のビン500は先端が広くなるように加工されていない
ストレートビンな用いることにより高密度化を達成して
いる。
が最も大きく加わるところは基板200のセンターから
遠い位置にあるビン300bであり、逆に基板200の
中央部は比較的熱ストレスはかからない、従って、熱ス
トレスの大きいビン形状は、熱ストレスが緩和されやす
く、かつ、はよび工形ビンは、はんだ付は面が広いため
に取付ピッチは狭くとれないので、すべてこれらのビン
を用いると、微細化という点でかなり劣る。そこで、熱
ストレスのあまりかからない基板200の中央部分付近
のビン500は先端が広くなるように加工されていない
ストレートビンな用いることにより高密度化を達成して
いる。
熱ストレスをより一層緩和する他の構成として、第6図
および第7図に示すようにチップ100の下面に配列さ
れている複数のビン300cが、チップ100の下面の
中央部から外周側に行くに従って傾斜する構成を用いて
もよい。ビン300cと基板200とのはんだ付けりフ
ロー工程による接続時には、温度差が150℃以上にも
なる。このとき、基板200の熱収縮の方がチップ10
0のそれにより大きいためビン300Cは、基板200
の下面の中央部に引張られる。このとき、ビンが傾斜し
ているのでこの引張り応力を効率よく緩和できる。
および第7図に示すようにチップ100の下面に配列さ
れている複数のビン300cが、チップ100の下面の
中央部から外周側に行くに従って傾斜する構成を用いて
もよい。ビン300cと基板200とのはんだ付けりフ
ロー工程による接続時には、温度差が150℃以上にも
なる。このとき、基板200の熱収縮の方がチップ10
0のそれにより大きいためビン300Cは、基板200
の下面の中央部に引張られる。このとき、ビンが傾斜し
ているのでこの引張り応力を効率よく緩和できる。
(ν)
は餠こ示されたコ字形ピンまたはL字形ピン300bを
チップ100の下面の中心部から放射線状に配置した構
成を用いてもよい。このとき、ビン300bの足部Bは
その長さ方向がビン300bの配列方向と同一方向に向
くようチップ100の下面に接合する。
チップ100の下面の中心部から放射線状に配置した構
成を用いてもよい。このとき、ビン300bの足部Bは
その長さ方向がビン300bの配列方向と同一方向に向
くようチップ100の下面に接合する。
次に、チップ100とマイクロピン300との他の接続
構造を第10図を参照して説明する。
構造を第10図を参照して説明する。
シリコン酸化膜(SiO□)やポリイミド樹脂膜等のパ
ッシベーション膜101により接続電極部分以外のチッ
プ100の下面は、絶縁保護されている。接続電極部分
は、密着層としてチタン(Ti)等の薄膜105および
その上にバリア層として白金(Pt)またはニッケル(
Ni)等の薄膜106で形成され、マイクロピン300
と金錫半田、錫鉛半田または金−ゲルマニウム半田等に
より接続される。
ッシベーション膜101により接続電極部分以外のチッ
プ100の下面は、絶縁保護されている。接続電極部分
は、密着層としてチタン(Ti)等の薄膜105および
その上にバリア層として白金(Pt)またはニッケル(
Ni)等の薄膜106で形成され、マイクロピン300
と金錫半田、錫鉛半田または金−ゲルマニウム半田等に
より接続される。
また、前記電極部分は、アルミニウム、金。
銅、白金またはパラジウム等からなる一層構成でもよい
。
。
以上、本発明には、互いに熱膨張率の異なる基板間を高
信頼度で電気的および機械的に接続できるという効果が
ある。
信頼度で電気的および機械的に接続できるという効果が
ある。
第1図は本発明の一実施例の断面図、第2図は本実施例
の部分拡大断面図、第3図は本実施例に用いるビンの側
面図、第4図はチップの下面図、第5図(a)〜(c)
は本実施例に用いるビンの斜視図、第6図はチップの側
面図、第7図は第6図のチップの下面図、第8図はチッ
プの側面図、第9図は第8図のチップの下面図および第
10図はチップ断面図である。 100・・・・・・半導体集積回路チップ、10・2゜
103・・・・・・薄膜、104・・・・・・金錫共晶
合金、200・・・・・・セラミック多層配線基板、2
01・・・・・・配線、202・・・・・・電極、20
3・・・・・・半田、300・・・・・・マイクロピン
。 代理人 弁理士 内 原 晋 2〃 第2図 2ρ3−半田 第1図 妨 3θρ:マイク′0ビン 第4図 第5図 (θ) (b) 第8図 第q図 (c) A夕l 第6図 第7図 第π図
の部分拡大断面図、第3図は本実施例に用いるビンの側
面図、第4図はチップの下面図、第5図(a)〜(c)
は本実施例に用いるビンの斜視図、第6図はチップの側
面図、第7図は第6図のチップの下面図、第8図はチッ
プの側面図、第9図は第8図のチップの下面図および第
10図はチップ断面図である。 100・・・・・・半導体集積回路チップ、10・2゜
103・・・・・・薄膜、104・・・・・・金錫共晶
合金、200・・・・・・セラミック多層配線基板、2
01・・・・・・配線、202・・・・・・電極、20
3・・・・・・半田、300・・・・・・マイクロピン
。 代理人 弁理士 内 原 晋 2〃 第2図 2ρ3−半田 第1図 妨 3θρ:マイク′0ビン 第4図 第5図 (θ) (b) 第8図 第q図 (c) A夕l 第6図 第7図 第π図
Claims (16)
- 1.第1の基板と、 熱膨張率が前記第1の基板と異なる第2の基板と、 前記第1の基板の下面に形成された第1の電極の配列と
、 前記第2の基板の上面に形成された第2の電極の配列と
、 前記第1の電極と前記第2の電極とを電気的に接続する
ための弾性を有するマイクロピンと、前記第1の電極と
前記マイクロピンとを固定する第1の固定手段と、 前記第2の電極と前記マイクロピンとを固定する第2の
固定手段とから構成したことを特徴とする異なる基板間
の接続構造。 - 2.前記マイクロピンの形状が、I字形,コ字形または
L字形であることを特徴とする特許請求の範囲第1項記
載の構造。 - 3.前記マイクロピンのうち少なくとも前記第1の基板
の周辺部にあるものの形状が、I字形,コ字形またはL
字形であることを特徴とする特許請求の範囲第1項記載
の基板間の接続構造。 - 4.前記マイクロピンがL形またはコ字形であり、前記
第1の基板の下面の中央から放射状に配置されたことを
特徴とする特許請求の範囲第1項記載の基板間の接続構
造。 - 5.前記第2の電極の間隔が、前記第2の電極の配列の
中心から外側に向かうにつれて大きくなることを特徴と
する特許請求の範囲第1項記載の基板間の接続構造。 - 6.前記第1の固定手段が共晶合金接続であることを特
徴とする特許請求の範囲第1項記載の基板間の接続構造
。 - 7.前記共晶合金が金錫共晶合金であることを特徴とす
る特許請求の範囲第6項記載の基板間の接続構造。 - 8.前記第2の固定手段が半田接続であることを特徴と
する特許請求の範囲第1項記載の基板間の接続構造。 - 9.前記半田が、錫半田,錫鉛半田または金−ゲルマニ
ウム半田であることを特徴とする特許請求の範囲第8項
記載の基板間の接続構造。 - 10.前記第1の電極が、アルミニウム,金,銅,白金
またはパラジウムからなることを特徴とする特許請求の
範囲第1項記載の基板間の接続構造。 - 11.前記第1の電極が密着層およびバリア層の2層構
成であることを特徴とする特許請求の範囲第1項記載の
基板間の接続構造。 - 12.前記密着層がチタンからなることを特徴とする特
許請求の範囲第11項記載の基板間の接続構造。 - 13.前記バリア層が白金またはニッケルからなること
を特徴とする特許請求の範囲第11項記載の基板間の接
続構造。 - 14.前記第1の基板の材料がシリコンを主成分とし、
前記第2の基板の材料がセラミックを主成分とすること
を特徴とする特許請求の範囲第1項記載の基板間の接続
構造。 - 15.半導体集積回路チップと、 該チップの下面に形成された電極の配列と、前記チップ
の下面の前記電極以外の領域を覆うパッシベーション膜
と、 導電性および弾性を有するマイクロピンと、前記電極と
マイクロピンとを固定する固定手段とから構成したこと
を特徴とする構造。 - 16.前記パッシベーション膜は、シリコン酸化膜また
はポリイミド樹脂膜であることを特徴とする特許請求の
範囲第15項記載の構造。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP27978988A JPH02168640A (ja) | 1987-11-04 | 1988-11-04 | 異なる基板間の接続構造 |
Applications Claiming Priority (10)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP62-279762 | 1987-11-04 | ||
JP27976287 | 1987-11-04 | ||
JP62-305119 | 1987-12-01 | ||
JP63-200500 | 1988-08-10 | ||
JP63-200502 | 1988-08-10 | ||
JP63-200504 | 1988-08-10 | ||
JP63-200501 | 1988-08-10 | ||
JP63-200503 | 1988-08-10 | ||
JP63-225213 | 1988-09-07 | ||
JP27978988A JPH02168640A (ja) | 1987-11-04 | 1988-11-04 | 異なる基板間の接続構造 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH02168640A true JPH02168640A (ja) | 1990-06-28 |
Family
ID=26553479
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP27978988A Pending JPH02168640A (ja) | 1987-11-04 | 1988-11-04 | 異なる基板間の接続構造 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH02168640A (ja) |
Cited By (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH05291352A (ja) * | 1992-04-06 | 1993-11-05 | Nec Corp | Lsi実装構造 |
JPH065655A (ja) * | 1992-06-16 | 1994-01-14 | Nec Corp | Lsi実装体 |
JPH07135237A (ja) * | 1992-05-11 | 1995-05-23 | Nec Corp | 半導体装置およびその製造方法 |
US5422516A (en) * | 1991-05-09 | 1995-06-06 | Hitachi, Ltd. | Electronic parts loaded module including thermal stress absorbing projecting electrodes |
JP2017117825A (ja) * | 2015-12-21 | 2017-06-29 | 日立オートモティブシステムズ株式会社 | 半導体パッケージ及び半導体アセンブリ |
-
1988
- 1988-11-04 JP JP27978988A patent/JPH02168640A/ja active Pending
Cited By (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5422516A (en) * | 1991-05-09 | 1995-06-06 | Hitachi, Ltd. | Electronic parts loaded module including thermal stress absorbing projecting electrodes |
JPH05291352A (ja) * | 1992-04-06 | 1993-11-05 | Nec Corp | Lsi実装構造 |
JPH07135237A (ja) * | 1992-05-11 | 1995-05-23 | Nec Corp | 半導体装置およびその製造方法 |
JPH065655A (ja) * | 1992-06-16 | 1994-01-14 | Nec Corp | Lsi実装体 |
JP2017117825A (ja) * | 2015-12-21 | 2017-06-29 | 日立オートモティブシステムズ株式会社 | 半導体パッケージ及び半導体アセンブリ |
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