JP3002034B2 - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
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Description
【０００１】
【産業上の利用分野】本発明は、半導体集積回路装置技
術に関し、特に、フリップチップ方式を用いた半導体集
積回路装置に適用して有効な技術に関するものである。
術に関し、特に、フリップチップ方式を用いた半導体集
積回路装置に適用して有効な技術に関するものである。
【０００２】
【従来の技術】フリップチップ方式を用いた半導体集積
回路装置の例として、パッケージ基板上にＣＣＢ（Cont
rolled Collapse Bonding)バンプを介して実装された半
導体チップをキャップにより気密封止したチップキャリ
ア（Chip Carrier）がある。
回路装置の例として、パッケージ基板上にＣＣＢ（Cont
rolled Collapse Bonding)バンプを介して実装された半
導体チップをキャップにより気密封止したチップキャリ
ア（Chip Carrier）がある。
【０００３】チップキャリアについては、例えば特開昭
６２−２４９４２９号、特開昭６３−３１０１３９号公
報および特願平３−４９８０８号に記載がある。
６２−２４９４２９号、特開昭６３−３１０１３９号公
報および特願平３−４９８０８号に記載がある。
【０００４】図８は、上記特開昭６２−２４９４２９号
および特開昭６３−３１０１３９号公報に記載されたチ
ップキャリア２０の断面を示している。
および特開昭６３−３１０１３９号公報に記載されたチ
ップキャリア２０の断面を示している。
【０００５】パッケージ基板２１は、ムライト等からな
り、その主面および裏面には、それぞれ電極２２ａ，２
２ｂが形成されている。
り、その主面および裏面には、それぞれ電極２２ａ，２
２ｂが形成されている。
【０００６】パッケージ基板２１の主面の電極２２ａに
は、ＣＣＢバンプ２３を介して、半導体チップ２４が電
気的に接続されている。
は、ＣＣＢバンプ２３を介して、半導体チップ２４が電
気的に接続されている。
【０００７】半導体チップ２４は、シリコン（Ｓｉ）単
結晶からなり、キャップ２５によって気密封止されてい
る。キャップ２５は、窒化アルミニウム（ＡｌＮ）等か
らなり、封止用半田２６によってパッケージ基板２１の
主面と接合されている。
結晶からなり、キャップ２５によって気密封止されてい
る。キャップ２５は、窒化アルミニウム（ＡｌＮ）等か
らなり、封止用半田２６によってパッケージ基板２１の
主面と接合されている。
【０００８】キャップ２５の脚部の下面およびパッケー
ジ基板２１の主面の周縁部には、封止用半田２６の濡れ
性を向上させるメタライズ層２７ａが形成されている。
ジ基板２１の主面の周縁部には、封止用半田２６の濡れ
性を向上させるメタライズ層２７ａが形成されている。
【０００９】また、キャップ２５の下面と、半導体チッ
プ２４の裏面とは、伝熱用半田２８によって接合されて
おり、回路動作時に半導体チップ２４で発生した熱が伝
熱用半田２８およびキャップ２５を介して外部に放散さ
れる構造になっている。
プ２４の裏面とは、伝熱用半田２８によって接合されて
おり、回路動作時に半導体チップ２４で発生した熱が伝
熱用半田２８およびキャップ２５を介して外部に放散さ
れる構造になっている。
【００１０】半導体チップ２４が接合されたキャップ２
５の下面には、伝熱用半田２８の濡れ性を良好にさせる
メタライズ層２７ｂが形成されている。
５の下面には、伝熱用半田２８の濡れ性を良好にさせる
メタライズ層２７ｂが形成されている。
【００１１】また、図示はしないが、上記特願平３−４
９８０８号には、キャップの脚部の下面のメタライズ層
と、半導体チップが接合されたキャップの下面のメタラ
イズ層とが、一部で連続的に接続されている構造のチッ
プキャリアについて説明されている。
９８０８号には、キャップの脚部の下面のメタライズ層
と、半導体チップが接合されたキャップの下面のメタラ
イズ層とが、一部で連続的に接続されている構造のチッ
プキャリアについて説明されている。
【００１２】この場合、半導体チップの封止工程におい
て、キャップの下面と半導体チップの裏面との間に挟ん
だ半田プリフォームを加熱・溶融した際、溶融半田の一
部がメタライズ層の表面を伝ってキャップの脚部下面と
パッケージ基板の主面周縁部との間に速やかに流れるよ
うになっている。
て、キャップの下面と半導体チップの裏面との間に挟ん
だ半田プリフォームを加熱・溶融した際、溶融半田の一
部がメタライズ層の表面を伝ってキャップの脚部下面と
パッケージ基板の主面周縁部との間に速やかに流れるよ
うになっている。
【００１３】これにより、チップキャリアの組立時間を
短縮できる上、半導体チップの封止工程の際にキャップ
に加える荷重を低減でき、半導体チップとパッケージ基
板との間のＣＣＢバンプの潰れ等を抑制でき、チップキ
ャリアの組立歩留りを向上させることが可能になってい
る。
短縮できる上、半導体チップの封止工程の際にキャップ
に加える荷重を低減でき、半導体チップとパッケージ基
板との間のＣＣＢバンプの潰れ等を抑制でき、チップキ
ャリアの組立歩留りを向上させることが可能になってい
る。
【００１４】
【発明が解決しようとする課題】ところが、上記従来の
技術においては、以下の問題があることを本発明者は見
い出した。
技術においては、以下の問題があることを本発明者は見
い出した。
【００１５】半導体集積回路装置技術の一つとして、例
えばＳＯＩ（Silicon On Insulator）構造を有する半導
体チップがある。
えばＳＯＩ（Silicon On Insulator）構造を有する半導
体チップがある。
【００１６】ＳＯＩ構造の半導体チップは、半導体基板
上に形成された絶縁層上に薄い半導体層を形成し、その
半導体層に所定の半導体集積回路素子を形成した構造の
半導体チップである。
上に形成された絶縁層上に薄い半導体層を形成し、その
半導体層に所定の半導体集積回路素子を形成した構造の
半導体チップである。
【００１７】このようなＳＯＩ構造の半導体チップをチ
ップキャリアに用いる場合は、半導体チップの主面側の
半導体層をパッケージ基板の主面側に向けて、半導体チ
ップの裏面側の半導体基板を伝熱用半田によってキャッ
プの下面に接合させる構造となる。
ップキャリアに用いる場合は、半導体チップの主面側の
半導体層をパッケージ基板の主面側に向けて、半導体チ
ップの裏面側の半導体基板を伝熱用半田によってキャッ
プの下面に接合させる構造となる。
【００１８】ところで、ＳＯＩ構造の半導体チップをチ
ップキャリアに用いた場合、半導体チップの主面側の半
導体層と、半導体チップの裏面側の半導体基板とは絶縁
層によって絶縁されているので、半導体チップの裏面側
の半導体基板がフローティング状態となる。
ップキャリアに用いた場合、半導体チップの主面側の半
導体層と、半導体チップの裏面側の半導体基板とは絶縁
層によって絶縁されているので、半導体チップの裏面側
の半導体基板がフローティング状態となる。
【００１９】ところが、ＳＯＩ構造の半導体チップを構
成する半導体基板がフローティング状態になっている
と、次のような種々の問題が生じる。
成する半導体基板がフローティング状態になっている
と、次のような種々の問題が生じる。
【００２０】例えば半導体層上に形成された半導体集積
回路が駆動した際に、半導体集積回路を構成する配線に
流れる電流に誘導されて半導体基板に誘導電流が流れ
る。この誘導電流は、配線に流れる電流とは逆向きに流
れるので、半導体集積回路の動作速度が遅延する問題が
生じる。
回路が駆動した際に、半導体集積回路を構成する配線に
流れる電流に誘導されて半導体基板に誘導電流が流れ
る。この誘導電流は、配線に流れる電流とは逆向きに流
れるので、半導体集積回路の動作速度が遅延する問題が
生じる。
【００２１】また、例えば半導体基板の電位変動により
発生した高周波電圧、すなわち、ノイズが絶縁層を介し
て半導体層に伝搬し、半導体層上に形成された半導体集
積回路の動作を阻害する問題が生じる。
発生した高周波電圧、すなわち、ノイズが絶縁層を介し
て半導体層に伝搬し、半導体層上に形成された半導体集
積回路の動作を阻害する問題が生じる。
【００２２】また、例えば半導体層にｎチャネルＭＯＳ
・ＦＥＴが形成された場合に、半導体基板の電位が正に
設定されたとすると、半導体層中の電子が半導体基板側
に引き寄せられる結果、ｎチャネルＭＯＳ・ＦＥＴのし
きい値電圧が変動する等、半導体層に形成された半導体
集積回路素子の電気的特性が半導体基板の電位によって
変動する問題が生じる。
・ＦＥＴが形成された場合に、半導体基板の電位が正に
設定されたとすると、半導体層中の電子が半導体基板側
に引き寄せられる結果、ｎチャネルＭＯＳ・ＦＥＴのし
きい値電圧が変動する等、半導体層に形成された半導体
集積回路素子の電気的特性が半導体基板の電位によって
変動する問題が生じる。
【００２３】そこで、上記問題を回避するために、ＳＯ
Ｉ構造の半導体チップをチップキャリアに用いる場合
は、その半導体チップを構成する半導体基板に所定の電
圧を印加し、その半導体基板の電位を安定化させる必要
がある。
Ｉ構造の半導体チップをチップキャリアに用いる場合
は、その半導体チップを構成する半導体基板に所定の電
圧を印加し、その半導体基板の電位を安定化させる必要
がある。
【００２４】ところで、従来のチップキャリアにおいて
は、半導体チップの裏面側から所定の電圧を印加するこ
とについて考慮がなされていないので、ＳＯＩ構造の半
導体チップを構成する半導体基板に所定電圧を印加する
場合には、半導体基板に接続された給電用電極をその半
導体チップの主面側に設けてそこから半導体基板に所定
電圧を印加する構造になる。
は、半導体チップの裏面側から所定の電圧を印加するこ
とについて考慮がなされていないので、ＳＯＩ構造の半
導体チップを構成する半導体基板に所定電圧を印加する
場合には、半導体基板に接続された給電用電極をその半
導体チップの主面側に設けてそこから半導体基板に所定
電圧を印加する構造になる。
【００２５】ところが、その場合、給電用電極を形成す
るための工程、例えば半導体層および絶縁層に半導体基
板に達する孔を穿孔したり、その孔の側壁にエッチバッ
ク法等を用いて絶縁膜を形成したり、孔内に低抵抗ポリ
シリコンを埋設したりする工程が必要となるため、半導
体チップの製造工程数が増える上、その製造が複雑とな
り、半導体チップの歩留り確保が困難となる問題が生じ
る。
るための工程、例えば半導体層および絶縁層に半導体基
板に達する孔を穿孔したり、その孔の側壁にエッチバッ
ク法等を用いて絶縁膜を形成したり、孔内に低抵抗ポリ
シリコンを埋設したりする工程が必要となるため、半導
体チップの製造工程数が増える上、その製造が複雑とな
り、半導体チップの歩留り確保が困難となる問題が生じ
る。
【００２６】本発明は上記課題に着目してなされたもの
であり、その目的は、パッケージ基板上にＣＣＢバンプ
を介して実装された半導体チップをキャップによって封
止した半導体集積回路装置において、半導体チップの裏
面側から所定の電圧を印加することのできる技術を提供
することにある。
であり、その目的は、パッケージ基板上にＣＣＢバンプ
を介して実装された半導体チップをキャップによって封
止した半導体集積回路装置において、半導体チップの裏
面側から所定の電圧を印加することのできる技術を提供
することにある。
【００２７】また、本発明の他の目的は、パッケージ基
板上にＣＣＢバンプを介して実装されたＳＯＩ構造の半
導体チップをキャップによって封止した半導体集積回路
装置において、ＳＯＩ構造の半導体チップの製造を複雑
にすることなく、ＳＯＩ構造の半導体チップを構成する
半導体基板の電位を安定化させることのできる技術を提
供することにある。
板上にＣＣＢバンプを介して実装されたＳＯＩ構造の半
導体チップをキャップによって封止した半導体集積回路
装置において、ＳＯＩ構造の半導体チップの製造を複雑
にすることなく、ＳＯＩ構造の半導体チップを構成する
半導体基板の電位を安定化させることのできる技術を提
供することにある。
【００２８】本発明の前記ならびにその他の目的と新規
な特徴は、明細書の記述および添付図面から明らかにな
るであろう。
な特徴は、明細書の記述および添付図面から明らかにな
るであろう。
【００２９】
【課題を解決するための手段】本願において開示される
発明のうち、代表的なものの概要を簡単に説明すれば、
以下のとおりである。
発明のうち、代表的なものの概要を簡単に説明すれば、
以下のとおりである。
【００３０】すなわち、請求項１記載の発明は、半導体
チップの素子形成面に形成したバンプ電極を介して前記
半導体チップをパッケージ基板表面に実装し、前記パッ
ケージ基板表面にキャップを接合して前記半導体チップ
を封止した半導体集積回路装置であって、前記半導体チ
ップの裏面を前記キャップと導電層を介して接続し、前
記導電層は、前記パッケージ基板の裏面に形成された電
極と電気的に接続して前記半導体チップの裏面から電圧
を印加することを可能としたものである。
チップの素子形成面に形成したバンプ電極を介して前記
半導体チップをパッケージ基板表面に実装し、前記パッ
ケージ基板表面にキャップを接合して前記半導体チップ
を封止した半導体集積回路装置であって、前記半導体チ
ップの裏面を前記キャップと導電層を介して接続し、前
記導電層は、前記パッケージ基板の裏面に形成された電
極と電気的に接続して前記半導体チップの裏面から電圧
を印加することを可能としたものである。
【００３１】
【作用】上記した請求項１記載の発明によれば、パッケ
ージ基板の裏面の電極からパッケージ基板の内部の内層
配線、封止用半田および伝熱用半田を通じて半導体チッ
プの裏面に所定の電圧を印加することが可能となる。す
なわち、半導体チップの裏面側から所定の電圧を印加す
ることが可能となる。
ージ基板の裏面の電極からパッケージ基板の内部の内層
配線、封止用半田および伝熱用半田を通じて半導体チッ
プの裏面に所定の電圧を印加することが可能となる。す
なわち、半導体チップの裏面側から所定の電圧を印加す
ることが可能となる。
【００３２】このため、ＳＯＩ構造の半導体チップを用
いた場合でも、その半導体チップの半導体基板に所定の
電圧を印加するための給電用電極を半導体チップの主面
側に設ける必要がない。すなわち、その給電用電極を形
成するための工程を削減することが可能となる。
いた場合でも、その半導体チップの半導体基板に所定の
電圧を印加するための給電用電極を半導体チップの主面
側に設ける必要がない。すなわち、その給電用電極を形
成するための工程を削減することが可能となる。
【００３３】また、ＳＯＩ構造の半導体チップを構成す
る半導体基板の電位を安定化させることができるので、
その半導体チップに形成された半導体集積回路の動作を
安定化させることが可能となる。
る半導体基板の電位を安定化させることができるので、
その半導体チップに形成された半導体集積回路の動作を
安定化させることが可能となる。
【００３４】
【実施例】図１は本発明の一実施例である半導体集積回
路装置の断面図、図２は半導体チップとパッケージ基板
との接合部の変形例を説明するための半導体集積回路装
置の要部断面図、図３はキャップの下面の全体平面図、
図４はモジュール基板上に実装された図１の半導体集積
回路装置の断面図、図５〜図７は図１の半導体集積回路
装置の組立工程中における断面図である。
路装置の断面図、図２は半導体チップとパッケージ基板
との接合部の変形例を説明するための半導体集積回路装
置の要部断面図、図３はキャップの下面の全体平面図、
図４はモジュール基板上に実装された図１の半導体集積
回路装置の断面図、図５〜図７は図１の半導体集積回路
装置の組立工程中における断面図である。
【００３５】本実施例１の半導体集積回路装置は、例え
ば図１に示すようなチップキャリア１である。
ば図１に示すようなチップキャリア１である。
【００３６】チップキャリア１を構成するパッケージ基
板２は、例えばムライト等のようなセラミック材料から
なり、その主面および裏面には、それぞれ電極３ａ，３
ｂが形成されている。
板２は、例えばムライト等のようなセラミック材料から
なり、その主面および裏面には、それぞれ電極３ａ，３
ｂが形成されている。
【００３７】電極３ａ，３ｂは、パッケージ基板２の内
部に形成された内層配線４によって電気的に接続されて
いる。内層配線４は、例えばタングステン（Ｗ）等のよ
うな高融点金属からなる。
部に形成された内層配線４によって電気的に接続されて
いる。内層配線４は、例えばタングステン（Ｗ）等のよ
うな高融点金属からなる。
【００３８】パッケージ基板２の裏面の電極３ｂには、
ＣＣＢバンプ５が接合されている。
ＣＣＢバンプ５が接合されている。
【００３９】ＣＣＢバンプ５は、例えば3.０重量％程度
の銀（Ａｇ）を含有するスズ（Ｓｎ）／Ａｇ合金（融
点：２２１〜２２２℃程度）からなる。
の銀（Ａｇ）を含有するスズ（Ｓｎ）／Ａｇ合金（融
点：２２１〜２２２℃程度）からなる。
【００４０】また、パッケージ基板２の主面の電極３ａ
には、パッケージ基板２の裏面側のＣＣＢバンプ５より
も小径のＣＣＢバンプ６が接合されている。ＣＣＢバン
プ６は、例えば２重量％程度のＳｎを含有する鉛（Ｐ
ｂ）／Ｓｎ合金（融点：３２０〜３２７℃程度）からな
る。
には、パッケージ基板２の裏面側のＣＣＢバンプ５より
も小径のＣＣＢバンプ６が接合されている。ＣＣＢバン
プ６は、例えば２重量％程度のＳｎを含有する鉛（Ｐ
ｂ）／Ｓｎ合金（融点：３２０〜３２７℃程度）からな
る。
【００４１】ＣＣＢバンプ６は、半導体チップ７の主面
に形成されたＢＬＭ（Ball Limitting Metalization)パ
ターン８に接合されている。すなわち、半導体チップ７
は、ＣＣＢバンプ６を介してパッケージ基板２の主面上
に実装されている。
に形成されたＢＬＭ（Ball Limitting Metalization)パ
ターン８に接合されている。すなわち、半導体チップ７
は、ＣＣＢバンプ６を介してパッケージ基板２の主面上
に実装されている。
【００４２】ＢＬＭパターン８は、図示はしないが、例
えばクロム（Ｃｒ）層、銅（Ｃｕ）層および金（Ａｕ）
層が、半導体チップ７の主面側から順に積層されて構成
されている。
えばクロム（Ｃｒ）層、銅（Ｃｕ）層および金（Ａｕ）
層が、半導体チップ７の主面側から順に積層されて構成
されている。
【００４３】半導体チップ７は、例えばＳＯＩ構造を有
している。すなわち、半導体チップ７は、その裏面側の
半導体基板７ａと、半導体基板７ａ上（図１では下面）
に形成された絶縁層７ｂと、絶縁層７ｂ上（図１では下
面）に形成された半導体層７ｃとを有している。
している。すなわち、半導体チップ７は、その裏面側の
半導体基板７ａと、半導体基板７ａ上（図１では下面）
に形成された絶縁層７ｂと、絶縁層７ｂ上（図１では下
面）に形成された半導体層７ｃとを有している。
【００４４】半導体基板７ａおよび半導体層７ｃは、例
えばＳｉ単結晶からなり、絶縁層７ｂは、例えば二酸化
ケイ素（ＳｉＯ2)からなる。
えばＳｉ単結晶からなり、絶縁層７ｂは、例えば二酸化
ケイ素（ＳｉＯ2)からなる。
【００４５】半導体層７ｃ上には、例えばＢｉＣ−ＭＯ
Ｓ（Bipolar C-MOS)回路等のような高速動作を行う半導
体集積回路が形成されている。
Ｓ（Bipolar C-MOS)回路等のような高速動作を行う半導
体集積回路が形成されている。
【００４６】半導体チップ７と、パッケージ基板２と
は、必要に応じて図２に示すようにして電気的に接続し
ても良い。
は、必要に応じて図２に示すようにして電気的に接続し
ても良い。
【００４７】すなわち、半導体チップ７の主面と、パッ
ケージ基板２の主面との間に、例えばポリイミド樹脂か
らなる薄膜配線板９を介在させて、その内部に形成され
た内層配線１０を通じて半導体チップ７とパッケージ基
板２とを電気的に接続するようにしても良い。内層配線
１０は、例えばアルミニウム（Ａｌ）またはＣｕからな
り、例えばフォトリソグラフィ技術によってパターン形
成されている。
ケージ基板２の主面との間に、例えばポリイミド樹脂か
らなる薄膜配線板９を介在させて、その内部に形成され
た内層配線１０を通じて半導体チップ７とパッケージ基
板２とを電気的に接続するようにしても良い。内層配線
１０は、例えばアルミニウム（Ａｌ）またはＣｕからな
り、例えばフォトリソグラフィ技術によってパターン形
成されている。
【００４８】一方、半導体チップ７は、キャップ１１に
よって気密封止されている。キャップ１１は、例えばＡ
ｌＮ等のような高熱伝導性のセラミックからなり、封止
用半田１２ａによってパッケージ基板２の主面に接合さ
れている。封止用半田１２ａは、例えば１０重量％程度
のＳｎを含有するＰｂ／Ｓｎ合金（融点：２９０〜３０
０℃程度）からなる。
よって気密封止されている。キャップ１１は、例えばＡ
ｌＮ等のような高熱伝導性のセラミックからなり、封止
用半田１２ａによってパッケージ基板２の主面に接合さ
れている。封止用半田１２ａは、例えば１０重量％程度
のＳｎを含有するＰｂ／Ｓｎ合金（融点：２９０〜３０
０℃程度）からなる。
【００４９】キャップ１１の脚部の下面およびパッケー
ジ基板２の主面周縁部には、封止用半田１２ａの濡れ性
を向上させるために、それぞれメタライズ層（第１メタ
ライズ層）１３ａ，１３ｂが形成されている。
ジ基板２の主面周縁部には、封止用半田１２ａの濡れ性
を向上させるために、それぞれメタライズ層（第１メタ
ライズ層）１３ａ，１３ｂが形成されている。
【００５０】キャップ１１の脚部下面のメタライズ層１
３ａは、例えばチタン（Ｔｉ）／ニッケル（Ｎｉ）／Ａ
ｕの積層金属膜によって構成されている。また、パッケ
ージ基板２の主面周縁部のメタライズ層１３ｂは、例え
ばＷ／Ｎｉ／Ａｕの積層金属膜によって構成されてい
る。
３ａは、例えばチタン（Ｔｉ）／ニッケル（Ｎｉ）／Ａ
ｕの積層金属膜によって構成されている。また、パッケ
ージ基板２の主面周縁部のメタライズ層１３ｂは、例え
ばＷ／Ｎｉ／Ａｕの積層金属膜によって構成されてい
る。
【００５１】また、半導体チップ７の裏面は、伝熱用半
田１２ｂによってキャップ９の下面と接合されている。
これにより、回路動作時に半導体チップ７で発生した熱
が伝熱用半田１２ｂを経てキャップ１１の表面から放散
される。伝熱用半田１２ｂは、例えば封止用半田１２ａ
と同一のＰｂ／Ｓｎ合金からなる。
田１２ｂによってキャップ９の下面と接合されている。
これにより、回路動作時に半導体チップ７で発生した熱
が伝熱用半田１２ｂを経てキャップ１１の表面から放散
される。伝熱用半田１２ｂは、例えば封止用半田１２ａ
と同一のＰｂ／Ｓｎ合金からなる。
【００５２】半導体チップ７の裏面が接合されているキ
ャップ１１の下面には、伝熱用半田１２ｂの濡れ性を向
上させるために、メタライズ層（第２メタライズ層）１
３ｃが形成されている。メタライズ層１３ｃは、例えば
Ｔｉ／Ｎｉ／Ａｕの積層金属膜によって構成されてい
る。
ャップ１１の下面には、伝熱用半田１２ｂの濡れ性を向
上させるために、メタライズ層（第２メタライズ層）１
３ｃが形成されている。メタライズ層１３ｃは、例えば
Ｔｉ／Ｎｉ／Ａｕの積層金属膜によって構成されてい
る。
【００５３】上記キャップ１１の脚部下面のメタライズ
層１３ａと、半導体チップ７の接合されているキャップ
１１の下面のメタライズ層１３ｃとは、図１および図３
に示すように、例えばキャップ１１の下面および内壁面
に設けられたメタライズ層１３ｄを介して接続されてい
る。
層１３ａと、半導体チップ７の接合されているキャップ
１１の下面のメタライズ層１３ｃとは、図１および図３
に示すように、例えばキャップ１１の下面および内壁面
に設けられたメタライズ層１３ｄを介して接続されてい
る。
【００５４】すなわち、メタライズ層１３ａとメタライ
ズ層１３ｃとはメタライズ層１３ｄを通じて連続されて
おり、これにより、封止用半田１２ａと伝熱用半田１２
ｂとが電気的に接続されている。
ズ層１３ｃとはメタライズ層１３ｄを通じて連続されて
おり、これにより、封止用半田１２ａと伝熱用半田１２
ｂとが電気的に接続されている。
【００５５】メタライズ層１３ａ，１３ｃ，１３ｄは、
例えば同一工程で形成された同一の積層金属膜からパタ
ーン形成されている。したがって、メタライズ層１３
ａ，１３ｃ，１３ｄを形成するためにキャップ１１の製
造が複雑となることもない。
例えば同一工程で形成された同一の積層金属膜からパタ
ーン形成されている。したがって、メタライズ層１３
ａ，１３ｃ，１３ｄを形成するためにキャップ１１の製
造が複雑となることもない。
【００５６】なお、本実施例においては、メタライズ層
１３ｄが、図３に示すように、キャップ１１の各辺の中
央位置に形成されている。
１３ｄが、図３に示すように、キャップ１１の各辺の中
央位置に形成されている。
【００５７】ところで、本実施例においては、パッケー
ジ基板２の主面周縁部に形成されたメタライズ層１３ｂ
が、パッケージ基板２の内部の内層配線４ａを通じてパ
ッケージ基板２の裏面の電極３ｂに電気的に接続されて
いる。
ジ基板２の主面周縁部に形成されたメタライズ層１３ｂ
が、パッケージ基板２の内部の内層配線４ａを通じてパ
ッケージ基板２の裏面の電極３ｂに電気的に接続されて
いる。
【００５８】すなわち、本実施例のチップキャリア１に
おいては、パッケージ基板２の裏面の電極３ｂから内層
配線４ａ、メタライズ層１３ｂ、封止用半田１２ａ、メ
タライズ層１３ａ，１３ｄ，１３ｃおよび伝熱用半田１
２ｂを通じて半導体チップ７の裏面側の半導体基板７ａ
に所定の電圧を印加することが可能となっている。
おいては、パッケージ基板２の裏面の電極３ｂから内層
配線４ａ、メタライズ層１３ｂ、封止用半田１２ａ、メ
タライズ層１３ａ，１３ｄ，１３ｃおよび伝熱用半田１
２ｂを通じて半導体チップ７の裏面側の半導体基板７ａ
に所定の電圧を印加することが可能となっている。
【００５９】そして、半導体チップ７の裏面から半導体
基板７ａに所定の電圧を印加することにより、半導体基
板７ａの電位を安定化することが可能になっている。
基板７ａに所定の電圧を印加することにより、半導体基
板７ａの電位を安定化することが可能になっている。
【００６０】これにより、例えば半導体層７ｃ上に形成
された半導体集積回路の駆動時に半導体基板７ａに誘導
電流が発生する現象を抑制することが可能になってい
る。
された半導体集積回路の駆動時に半導体基板７ａに誘導
電流が発生する現象を抑制することが可能になってい
る。
【００６１】また、例えば半導体基板７ａの電位変動に
より半導体基板７ａで発生したノイズが、絶縁層７ｂを
介して半導体集積回路の形成された半導体層７ｃに伝搬
する現象も抑制することが可能になっている。
より半導体基板７ａで発生したノイズが、絶縁層７ｂを
介して半導体集積回路の形成された半導体層７ｃに伝搬
する現象も抑制することが可能になっている。
【００６２】さらに、例えば半導体基板７ａの電位が設
計者の意図しない電位となることに起因して半導体層７
ｃに形成されたＭＯＳ・ＦＥＴ（図示せず）のしきい値
電圧等のような電気的特性が変動する現象も抑制するこ
とが可能になっている。
計者の意図しない電位となることに起因して半導体層７
ｃに形成されたＭＯＳ・ＦＥＴ（図示せず）のしきい値
電圧等のような電気的特性が変動する現象も抑制するこ
とが可能になっている。
【００６３】また、本実施例のチップキャリア１におい
ては、半導体チップ７の裏面側の半導体基板７ａに所定
の電圧を印加するための給電用電極（図示せず）を半導
体チップ７の主面側に設ける必要がない。
ては、半導体チップ７の裏面側の半導体基板７ａに所定
の電圧を印加するための給電用電極（図示せず）を半導
体チップ７の主面側に設ける必要がない。
【００６４】このため、本来ならその給電用電極のため
に半導体チップ７の主面側に数百個程度形成されるＢＬ
Ｍパターン８が不要となるので、ＢＬＭパターン８や半
導体層７ｃ上に形成される配線（図示せず）のレイアウ
トルールを緩和することが可能となる。
に半導体チップ７の主面側に数百個程度形成されるＢＬ
Ｍパターン８が不要となるので、ＢＬＭパターン８や半
導体層７ｃ上に形成される配線（図示せず）のレイアウ
トルールを緩和することが可能となる。
【００６５】また、その給電用電極を形成するための工
程、例えば半導体層７ｃおよび絶縁層７ｂに半導体基板
７ａに達する孔を穿孔したり、その孔の側壁にエッチバ
ック法を用いて絶縁膜を形成したり、その孔内に低抵抗
ポリシリコン等を埋設したりする等の工程が不要とな
る。したがって、半導体チップ７の製造工程数を少なく
することができ、半導体チップ７の製造を簡単にするこ
とが可能となる。
程、例えば半導体層７ｃおよび絶縁層７ｂに半導体基板
７ａに達する孔を穿孔したり、その孔の側壁にエッチバ
ック法を用いて絶縁膜を形成したり、その孔内に低抵抗
ポリシリコン等を埋設したりする等の工程が不要とな
る。したがって、半導体チップ７の製造工程数を少なく
することができ、半導体チップ７の製造を簡単にするこ
とが可能となる。
【００６６】パッケージ基板２の主面周縁部に形成され
たメタライズ層１３ｂとパッケージ基板２の裏面に形成
された電極３ｂとを電気的に接続する内層配線４ａは、
例えば上記内層配線４と同一の金属からなり、内層配線
４を形成する時に同時に形成される。したがって、内層
配線４ａを形成するためにパッケージ基板２の製造が複
雑になることもない。
たメタライズ層１３ｂとパッケージ基板２の裏面に形成
された電極３ｂとを電気的に接続する内層配線４ａは、
例えば上記内層配線４と同一の金属からなり、内層配線
４を形成する時に同時に形成される。したがって、内層
配線４ａを形成するためにパッケージ基板２の製造が複
雑になることもない。
【００６７】なお、このようなチップキャリア１は、図
４に示すように、パッケージ基板２の裏面のＣＣＢバン
プ５を介してモジュール基板１４上に実装される。
４に示すように、パッケージ基板２の裏面のＣＣＢバン
プ５を介してモジュール基板１４上に実装される。
【００６８】次に、本実施例１の半導体集積回路装置の
製造方法の一例を図５〜図７によって説明する。
製造方法の一例を図５〜図７によって説明する。
【００６９】まず、図５に示すように、パッケージ基板
２上にＣＣＢバンプ６を介して半導体チップ７を実装す
る。
２上にＣＣＢバンプ６を介して半導体チップ７を実装す
る。
【００７０】この工程に際しては、半導体チップ７のＢ
ＬＭパターン８上に形成されたＣＣＢバンプ６と、パッ
ケージ基板２の電極３ａとを位置合せし、重ね合わせた
後、そのパッケージ基板２をリフロー炉（図示せず）内
に搬送し、リフロー炉内の温度をＣＣＢバンプ６の半田
の溶融温度よりも幾分高めに設定してその半田を溶融す
ることにより、半導体チップ７をパッケージ基板２上に
実装する。
ＬＭパターン８上に形成されたＣＣＢバンプ６と、パッ
ケージ基板２の電極３ａとを位置合せし、重ね合わせた
後、そのパッケージ基板２をリフロー炉（図示せず）内
に搬送し、リフロー炉内の温度をＣＣＢバンプ６の半田
の溶融温度よりも幾分高めに設定してその半田を溶融す
ることにより、半導体チップ７をパッケージ基板２上に
実装する。
【００７１】続いて、図６に示すように、断面凹状の仮
固定体１５を用意し、その凹部内にキャップ１１を収容
する。この際、キャップ１１の下面を上向きとする。
固定体１５を用意し、その凹部内にキャップ１１を収容
する。この際、キャップ１１の下面を上向きとする。
【００７２】その後、キャップ１１の下面の凹部内に半
田プリフォーム１２を載置した後、仮固定体１５の凹部
内に、図５に示したパッケージ基板２を収容する。この
際、パッケージ基板２に実装された半導体チップ７の裏
面を下向きとする。
田プリフォーム１２を載置した後、仮固定体１５の凹部
内に、図５に示したパッケージ基板２を収容する。この
際、パッケージ基板２に実装された半導体チップ７の裏
面を下向きとする。
【００７３】なお、半田プリフォーム１２は、例えば１
０重量％程度のＳｎを含有するＰｂ／Ｓｎ合金（融点：
２９０〜３００℃程度）からなる。
０重量％程度のＳｎを含有するＰｂ／Ｓｎ合金（融点：
２９０〜３００℃程度）からなる。
【００７４】次いで、仮固定体１５をリフロー炉内に搬
送し、炉内の温度を半田プリフォーム１２の溶融温度よ
りも幾分高めに設定し、半田プリフォーム１２を溶融す
る。
送し、炉内の温度を半田プリフォーム１２の溶融温度よ
りも幾分高めに設定し、半田プリフォーム１２を溶融す
る。
【００７５】なお、この時、パッケージ基板２の裏面側
から所定の荷重を加える。
から所定の荷重を加える。
【００７６】すると、溶融した半田は、メタライズ層１
３ｃの表面に沿って濡れ広がり、その一部がメタライズ
層１３ｄの表面を伝ってパッケージ基板２の主面周縁部
とキャップ１１の脚部下面との隙間に速やかに流れ込
み、図７に示すように、封止用半田１２ａとなる。
３ｃの表面に沿って濡れ広がり、その一部がメタライズ
層１３ｄの表面を伝ってパッケージ基板２の主面周縁部
とキャップ１１の脚部下面との隙間に速やかに流れ込
み、図７に示すように、封止用半田１２ａとなる。
【００７７】これにより、半導体チップ７の封止工程を
短縮することができる。また、封止時にパッケージ基板
２に加える荷重量を低減できるので、ＣＣＢバンプ６の
潰れ等を抑制することができ、チップキャリア１の製造
歩留りを向上させることが可能となる。
短縮することができる。また、封止時にパッケージ基板
２に加える荷重量を低減できるので、ＣＣＢバンプ６の
潰れ等を抑制することができ、チップキャリア１の製造
歩留りを向上させることが可能となる。
【００７８】その後、パッケージ基板２の裏面にＣＣＢ
バンプ５を形成し、図１に示したチップキャリア１を製
造する。
バンプ５を形成し、図１に示したチップキャリア１を製
造する。
【００７９】このように本実施例によれば、以下の効果
を得ることが可能となる。
を得ることが可能となる。
【００８０】(1).チップキャリア１における封止用半田
１２ａと、半導体チップ７の裏面に接合された伝熱用半
田１２ｂとをメタライズ層１２ａ，１２ｃ，１２ｄを通
じて電気的に接続するとともに、封止用半田１２ａに接
合されたメタライズ層１２ｂとパッケージ基板２の裏面
の電極３ｂとを内層配線４ａを通じて電気的に接続した
ことにより、パッケージ基板２の裏面の電極３ｂから半
導体チップ７の裏面の半導体基板７ａに所定の電圧を印
加することができるので、その半導体基板７ａの電位を
安定化させることが可能となる。
１２ａと、半導体チップ７の裏面に接合された伝熱用半
田１２ｂとをメタライズ層１２ａ，１２ｃ，１２ｄを通
じて電気的に接続するとともに、封止用半田１２ａに接
合されたメタライズ層１２ｂとパッケージ基板２の裏面
の電極３ｂとを内層配線４ａを通じて電気的に接続した
ことにより、パッケージ基板２の裏面の電極３ｂから半
導体チップ７の裏面の半導体基板７ａに所定の電圧を印
加することができるので、その半導体基板７ａの電位を
安定化させることが可能となる。
【００８１】(2).上記(1) により、例えば半導体チップ
７の半導体層７ｃ上に形成された半導体集積回路の駆動
時に半導体基板７ａに誘導電流が流れる現象を抑制する
ことが可能となる。このため、その誘導電流に起因する
半導体集積回路の動作速度の遅延等を抑制することが可
能となる。
７の半導体層７ｃ上に形成された半導体集積回路の駆動
時に半導体基板７ａに誘導電流が流れる現象を抑制する
ことが可能となる。このため、その誘導電流に起因する
半導体集積回路の動作速度の遅延等を抑制することが可
能となる。
【００８２】(3).上記(1) により、例えば半導体基板７
ａの電位変動により半導体基板７ａで発生したノイズ
が、絶縁層７ｂを介して半導体集積回路の形成された半
導体層７ｃに伝搬する現象も抑制することが可能とな
る。このため、そのノイズに起因する半導体集積回路の
誤動作等を抑制することが可能となる。
ａの電位変動により半導体基板７ａで発生したノイズ
が、絶縁層７ｂを介して半導体集積回路の形成された半
導体層７ｃに伝搬する現象も抑制することが可能とな
る。このため、そのノイズに起因する半導体集積回路の
誤動作等を抑制することが可能となる。
【００８３】(4).上記(1) により、例えば半導体基板７
ａの電位が設計者の意図しない電位となることに起因し
て半導体層７ｃに形成されたＭＯＳ・ＦＥＴのしきい値
電圧等のような電気的特性が変動する現象も抑制するこ
とが可能となる。
ａの電位が設計者の意図しない電位となることに起因し
て半導体層７ｃに形成されたＭＯＳ・ＦＥＴのしきい値
電圧等のような電気的特性が変動する現象も抑制するこ
とが可能となる。
【００８４】(5).上記(1) 〜(4) により、半導体チップ
７に形成された半導体集積回路の動作を安定化すること
が可能となる。すなわち、チップキャリア１の信頼性を
向上させることが可能となる。
７に形成された半導体集積回路の動作を安定化すること
が可能となる。すなわち、チップキャリア１の信頼性を
向上させることが可能となる。
【００８５】(6).上記(1) により、半導体チップ７の裏
面側の半導体基板７ａに所定の電位を印加するための給
電用電極を半導体チップ７の主面側に設ける必要がない
ので、本来ならその給電用電極のために半導体チップ７
の主面側に数百個程度形成されるＢＬＭパターン８が不
要となる。このため、ＢＬＭパターン８や半導体層７ｃ
上に形成される配線のレイアウトルールを緩和すること
が可能となる。
面側の半導体基板７ａに所定の電位を印加するための給
電用電極を半導体チップ７の主面側に設ける必要がない
ので、本来ならその給電用電極のために半導体チップ７
の主面側に数百個程度形成されるＢＬＭパターン８が不
要となる。このため、ＢＬＭパターン８や半導体層７ｃ
上に形成される配線のレイアウトルールを緩和すること
が可能となる。
【００８６】(7).半導体チップ７の裏面側の半導体基板
７ａに所定の電位を供給するための給電用電極を半導体
チップ７の主面側に設ける必要がないので、その給電用
電極を形成するための工程が不要となり、半導体チップ
７の製造工程数を少なくすることができ、半導体チップ
７の製造を簡単にすることが可能となる。
７ａに所定の電位を供給するための給電用電極を半導体
チップ７の主面側に設ける必要がないので、その給電用
電極を形成するための工程が不要となり、半導体チップ
７の製造工程数を少なくすることができ、半導体チップ
７の製造を簡単にすることが可能となる。
【００８７】以上、本発明者によってなされた発明を実
施例に基づき具体的に説明したが、本発明は前記実施例
に限定されるものではなく、その要旨を逸脱しない範囲
で種々変更可能であることはいうまでもない。
施例に基づき具体的に説明したが、本発明は前記実施例
に限定されるものではなく、その要旨を逸脱しない範囲
で種々変更可能であることはいうまでもない。
【００８８】例えば前記実施例においては、半導体チッ
プをＳＯＩ構造の半導体チップとした場合について説明
したが、これに限定されるものではなく、例えば半導体
基板のみからなる通常の半導体チップとしても良い。こ
の場合、前記実施例と同様、ＢＬＭパターンや半導体基
板上の配線のレイアウトルールを緩和することが可能と
なる。
プをＳＯＩ構造の半導体チップとした場合について説明
したが、これに限定されるものではなく、例えば半導体
基板のみからなる通常の半導体チップとしても良い。こ
の場合、前記実施例と同様、ＢＬＭパターンや半導体基
板上の配線のレイアウトルールを緩和することが可能と
なる。
【００８９】また、前記実施例においては、ＢＬＭパタ
ーンをＣｒ／Ｃｕ／Ａｕによって構成した場合について
説明したが、これに限定されるものではなく種々変更可
能であり、例えばＴｉ／Ｎｉ／Ａｕの積層金属膜または
Ｔｉ／プラチナ（Ｐｔ）／Ａｕの積層金属膜によって構
成しても良い。
ーンをＣｒ／Ｃｕ／Ａｕによって構成した場合について
説明したが、これに限定されるものではなく種々変更可
能であり、例えばＴｉ／Ｎｉ／Ａｕの積層金属膜または
Ｔｉ／プラチナ（Ｐｔ）／Ａｕの積層金属膜によって構
成しても良い。
【００９０】以上の説明では主として本発明者によって
なされた発明をその背景となった利用分野である半導体
チップにＢｉＣ−ＭＯＳ回路が形成された半導体集積回
路装置に適用した場合について説明したが、これに限定
されず種々適用可能であり、半導体チップにＥＣＬ回路
やＣＭＯＳ回路等が形成された半導体集積回路装置等、
他の半導体集積回路装置に適用することも可能である。
なされた発明をその背景となった利用分野である半導体
チップにＢｉＣ−ＭＯＳ回路が形成された半導体集積回
路装置に適用した場合について説明したが、これに限定
されず種々適用可能であり、半導体チップにＥＣＬ回路
やＣＭＯＳ回路等が形成された半導体集積回路装置等、
他の半導体集積回路装置に適用することも可能である。
【００９１】
【発明の効果】本願において開示される発明のうち、代
表的なものによって得られる効果を簡単に説明すれば、
下記のとおりである。
表的なものによって得られる効果を簡単に説明すれば、
下記のとおりである。
【００９２】すなわち、請求項１記載の発明によれば、
パッケージ基板の裏面の電極からパッケージ基板の内部
の内層配線、封止用半田および伝熱用半田を通じて半導
体チップの裏面に所定の電圧を供給することが可能とな
る。すなわち、半導体チップの裏面側から所定の電圧を
供給することが可能となる。
パッケージ基板の裏面の電極からパッケージ基板の内部
の内層配線、封止用半田および伝熱用半田を通じて半導
体チップの裏面に所定の電圧を供給することが可能とな
る。すなわち、半導体チップの裏面側から所定の電圧を
供給することが可能となる。
【００９３】このため、ＳＯＩ構造の半導体チップを用
いた場合でも、その半導体チップの半導体基板に所定の
電圧を供給するための給電用電極を半導体チップの主面
側に設ける必要がない。すなわち、その給電用電極を形
成するための工程を削減することが可能となる。
いた場合でも、その半導体チップの半導体基板に所定の
電圧を供給するための給電用電極を半導体チップの主面
側に設ける必要がない。すなわち、その給電用電極を形
成するための工程を削減することが可能となる。
【００９４】また、ＳＯＩ構造の半導体チップを構成す
る半導体基板の電位を安定化させることができるので、
その半導体チップに形成された半導体集積回路の動作を
安定化させることが可能となる。
る半導体基板の電位を安定化させることができるので、
その半導体チップに形成された半導体集積回路の動作を
安定化させることが可能となる。
【００９５】したがって、ＳＯＩ構造の半導体チップを
用いた場合でも、その半導体チップの製造を複雑にする
ことなく、その半導体チップを構成する半導体基板の電
位を安定化させることができ、その半導体チップに形成
された半導体集積回路の動作を安定化させることが可能
となる。
用いた場合でも、その半導体チップの製造を複雑にする
ことなく、その半導体チップを構成する半導体基板の電
位を安定化させることができ、その半導体チップに形成
された半導体集積回路の動作を安定化させることが可能
となる。
【図１】本発明の一実施例である半導体集積回路装置の
要部断面図である。
要部断面図である。
【図２】半導体チップとパッケージ基板との接合部の変
形例を説明するための半導体集積回路装置の要部断面図
である。
形例を説明するための半導体集積回路装置の要部断面図
である。
【図３】キャップの下面の全体平面図である。
【図４】モジュール基板上に実装された図１の半導体集
積回路装置の断面図である。
積回路装置の断面図である。
【図５】図１の半導体集積回路装置の組立工程中におけ
る断面図である。
る断面図である。
【図６】図５に続く図１の半導体集積回路装置の組立工
程中における断面図である。
程中における断面図である。
【図７】図６に続く図１の半導体集積回路装置の組立工
程中における断面図である。
程中における断面図である。
【図８】従来のチップキャリアの一部破断断面図であ
る。
る。
１ チップキャリア（半導体集積回路装置） ２ パッケージ基板 ３ａ 電極 ３ｂ 電極 ４ 内層配線 ４ａ 内層配線 ５ ＣＣＢバンプ ６ ＣＣＢバンプ ７ 半導体チップ ７ａ 半導体基板 ７ｂ 絶縁層 ７ｃ 半導体層 ８ ＢＬＭパターン ９ 薄膜配線板 １０ 内層配線 １１ キャップ １２ 半田プリフォーム １２ａ 封止用半田 １２ｂ 伝熱用半田 １３ａ メタライズ層（第１メタライズ層） １３ｂ メタライズ層（第１メタライズ層） １３ｃ メタライズ層（第２メタライズ層） １３ｄ メタライズ層 １４ モジュール基板 １５ 仮固定体 ２０ チップキャリア ２１ パッケージ基板 ２２ａ 電極 ２２ｂ 電極 ２３ ＣＣＢバンプ ２４ 半導体チップ ２５ キャップ ２６ 封止用半田 ２７ａ メタライズ層 ２７ｂ メタライズ層 ２８ 伝熱用半田
フロントページの続き (56)参考文献 特開 平４−286145（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 23/12 H01L 23/04
Claims (4)
- 【請求項１】 半導体チップの素子形成面に形成したバ
ンプ電極を介して前記半導体チップをパッケージ基板表
面に実装し、前記パッケージ基板表面にキャップを接合
して前記半導体チップを封止した半導体集積回路装置で
あって、前記半導体チップの裏面を前記キャップと導電
層を介して接続し、前記導電層は、前記パッケージ基板
の裏面に形成された電極と電気的に接続して前記半導体
チップの裏面から電圧を印加することを可能としたこと
を特徴とする半導体集積回路装置。 - 【請求項２】 ＣＣＢバンプを介して半導体チップを実
装したパッケージ基板の主面に封止用半田によってキャ
ップを接合して前記半導体チップを封止し、かつ、前記
キャップの下面と前記半導体チップの裏面とを伝熱用半
田によって接合した半導体集積回路装置であって、前記
封止用半田と前記伝熱用半田とを電気的に接続し、か
つ、前記封止用半田と前記パッケージ基板の裏面に形成
された電極とをパッケージ基板に形成された内層配線を
通じて電気的に接続したことを特徴とする半導体集積回
路装置。 - 【請求項３】 前記パッケージ基板の主面の周縁部およ
び前記キャップの脚部の下面のそれぞれに前記封止用半
田の濡れ性を向上させるための第１メタライズ層を設
け、かつ、前記半導体チップが接合される前記キャップ
の下面に前記伝熱用半田の濡れ性を向上させるための第
２メタライズ層を設け、前記キャップの脚部の下面の第
１メタライズ層と前記第２メタライズ層とを一部で連続
させることにより、前記封止用半田と前記伝熱用半田と
を電気的に接続したことを特徴とする請求項１記載の半
導体集積回路装置。 - 【請求項４】 前記半導体チップは、半導体基板上に絶
縁層を形成し、前記絶縁層上に半導体層を形成し、前記
半導体層に半導体素子を形成したＳＯＩ構造であること
を特徴とする請求項１、２または３に記載の半導体集積
回路装置。
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|---|---|---|---|
| JP25507691A JP3002034B2 (ja) | 1991-10-02 | 1991-10-02 | 半導体集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25507691A JP3002034B2 (ja) | 1991-10-02 | 1991-10-02 | 半導体集積回路装置 |
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|---|---|
| JPH0595053A JPH0595053A (ja) | 1993-04-16 |
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Family
ID=17273803
Family Applications (1)
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| JP25507691A Expired - Fee Related JP3002034B2 (ja) | 1991-10-02 | 1991-10-02 | 半導体集積回路装置 |
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|---|---|
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- 1991-10-02 JP JP25507691A patent/JP3002034B2/ja not_active Expired - Fee Related
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