JPS6143461A - 薄膜多層配線基板 - Google Patents
薄膜多層配線基板Info
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- JPS6143461A JPS6143461A JP16496584A JP16496584A JPS6143461A JP S6143461 A JPS6143461 A JP S6143461A JP 16496584 A JP16496584 A JP 16496584A JP 16496584 A JP16496584 A JP 16496584A JP S6143461 A JPS6143461 A JP S6143461A
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- wiring layer
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- H01L2924/01—Chemical elements
- H01L2924/01079—Gold [Au]
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔技術分野〕
本発明は薄膜多層配線基板罠関し、特に、当該基板の配
線形成技術に関する。
線形成技術に関する。
基板上に、コネクタワイヤ接続用のボンディングパッド
と半導体素子の突起電極接続用の配線層とを共に備えた
多Ｒ１配線基板上に、複数半導体素子を搭載し、前記ボ
ンディングパッドとリードフレームの端部とをコネクタ
ワイヤによりボンディングして成る半導体装置が提案さ
れている（たとえば特開昭５４−７３５６４号公報）。
と半導体素子の突起電極接続用の配線層とを共に備えた
多Ｒ１配線基板上に、複数半導体素子を搭載し、前記ボ
ンディングパッドとリードフレームの端部とをコネクタ
ワイヤによりボンディングして成る半導体装置が提案さ
れている（たとえば特開昭５４−７３５６４号公報）。
本発明者の検討によれば、上記構造において、多層配線
基板の半導体素子の突起電極接続用の配線層とその下部
の配線との接続をＣｕ配線により行おうとする場合、当
該配線層とＣｕ配線との接続が問題であり、その接続如
何により半導体素子の突起電極（パンダ）の、当該配線
層（ペデスタル）との接続寿命にも影響する。
基板の半導体素子の突起電極接続用の配線層とその下部
の配線との接続をＣｕ配線により行おうとする場合、当
該配線層とＣｕ配線との接続が問題であり、その接続如
何により半導体素子の突起電極（パンダ）の、当該配線
層（ペデスタル）との接続寿命にも影響する。
かかる配線層を例えば下から順次Ｃｒ／Ｃｕ／Ａｕとし
た多層金属膜と成した場合、Ｃｕ配線との接続が良くな
く、また、パンダを半田（Ｐｂ−３ｎ）バンプやＡｕ−
３ｎバンプとした場合、Ｃｕ、Ａｕ 。
た多層金属膜と成した場合、Ｃｕ配線との接続が良くな
く、また、パンダを半田（Ｐｂ−３ｎ）バンプやＡｕ−
３ｎバンプとした場合、Ｃｕ、Ａｕ 。
ノ〜ｕＣｕＳｎ 等金属間化合物を形成したりして、か
かる接続寿命も短いものであった。
かる接続寿命も短いものであった。
本発明は工程数を低減し、歩留゛を向上し得るばかりで
なく、バンプ接続部の接続寿命を向上し、Ｃｕ配線を可
能となし、１０ろ、信頼性の向」ニした多層配線基板を
提供することを目的としたものである。
なく、バンプ接続部の接続寿命を向上し、Ｃｕ配線を可
能となし、１０ろ、信頼性の向」ニした多層配線基板を
提供することを目的としたものである。
本発明の前記ならびにそのほかの目的と新規な特徴は、
不明細マ）の記述および添付図面からあきらかになるで
あろう。
不明細マ）の記述および添付図面からあきらかになるで
あろう。
本願において開示される発明のうち代表的なものの概要
を簡単に説明すれば、下記のとおりである。
を簡単に説明すれば、下記のとおりである。
すなわち、本発明ではボンディングパッドとバンプのペ
デスタルとを、同一の、バンプ接続部の接続寿命をも考
慮した多層金属膜により、同時に形成するようにしたの
で、工程数を低減し、かかる接続寿命を向上させること
に成功した。
デスタルとを、同一の、バンプ接続部の接続寿命をも考
慮した多層金属膜により、同時に形成するようにしたの
で、工程数を低減し、かかる接続寿命を向上させること
に成功した。
〔実施例〕
次に、本発明の実施例を図面により説明する。
第１図は本発明の多層配線基板の要部断面図、第２図は
本発明の配線層に半導体素子を搭載してなる要部断面図
、第３図は本発明多層配線基板を使用して成る半導体装
置の斜視図である。
本発明の配線層に半導体素子を搭載してなる要部断面図
、第３図は本発明多層配線基板を使用して成る半導体装
置の斜視図である。
本発明多層配線基板は第３図に示すような半導体装置に
使用される。
使用される。
第３図にて、１は当該多層配線基板であり、当該基板は
、最上層（トップ層）に、第１図に示すように、ワイヤ
ボンディングパッド２と半導体素子の突起電極接続用の
配線層３とが共存している。
、最上層（トップ層）に、第１図に示すように、ワイヤ
ボンディングパッド２と半導体素子の突起電極接続用の
配線層３とが共存している。
第２図に示すように、当該配線層３と半導体素子４０半
田バンプ５とを位置合せして、ボンディングし、第３図
に示すように、多数の半導体素子４・・・・・・・・・
を当該基板１上に固着する。
田バンプ５とを位置合せして、ボンディングし、第３図
に示すように、多数の半導体素子４・・・・・・・・・
を当該基板１上に固着する。
配線層３は、中間バリヤー層６がＮｉ より成り４上層
７がＡｕより成り、下層８がＴｉ より成る多層金属層
により構成されている。
７がＡｕより成り、下層８がＴｉ より成る多層金属層
により構成されている。
本発明ではワイヤボンディングパッド２もその図示を省
略しているが同じ構成（Ｔ ｉ ／Ｎ ｉ ／Ａ ｕ
）の多層金属層より成る。これら配線７５３とワイヤボ
ンディングパッド２とは同時に、これら多層金属層を構
成する金属を蒸着することにより形成するとよい。
略しているが同じ構成（Ｔ ｉ ／Ｎ ｉ ／Ａ ｕ
）の多層金属層より成る。これら配線７５３とワイヤボ
ンディングパッド２とは同時に、これら多層金属層を構
成する金属を蒸着することにより形成するとよい。
Ｔｉを薄く蒸着して下層金属膜８を形成し、次いで、Ｎ
１を、バリヤー層として好適な厚味に、Ｔｉ膜上に蒸着
してバリヤー層金属膜６を形成し、さらに、Ｎｉ膜上に
Ａｕを蒸着して上層金属膜７を形成する。
１を、バリヤー層として好適な厚味に、Ｔｉ膜上に蒸着
してバリヤー層金属膜６を形成し、さらに、Ｎｉ膜上に
Ａｕを蒸着して上層金属膜７を形成する。
上記のごとく同時にワイヤボンディングパッド２も同様
に形成される。
に形成される。
多層配線基板１は、特開昭５７−２５９１号公報に示さ
れる少量のべＩＪ ＩＪウムを含む炭化ケイ素の高温高
圧での焼結体により構成される。多層配線の基本構成は
、配線金属と層間絶縁膜との繰り返しで形成されろう 最上層の配線層３とその下部層の導体配線部９とは層間
絶縁膜１０により電気的絶縁がなされ、上下の配線層３
と導体配線部９とをスルーホール配線部１１により接続
する。尚第１図中、１２は層間絶縁膜である。
れる少量のべＩＪ ＩＪウムを含む炭化ケイ素の高温高
圧での焼結体により構成される。多層配線の基本構成は
、配線金属と層間絶縁膜との繰り返しで形成されろう 最上層の配線層３とその下部層の導体配線部９とは層間
絶縁膜１０により電気的絶縁がなされ、上下の配線層３
と導体配線部９とをスルーホール配線部１１により接続
する。尚第１図中、１２は層間絶縁膜である。
スルーホール配線部１１は、Ｃｕ配線により構成する。
導体配線部９は例えばＴｉ／Ｃｕ／Ｔｉにより構成され
る。
る。
ワイヤボンディングパッド２の下部のスルーホール配線
１３、導体配線部１４、スルーホール配線部１５および
導体配線１６も同様に、ＣｕやＴｉ／Ｃｕ／Ｔｉ よ
り成る金属膜により構成される。
１３、導体配線部１４、スルーホール配線部１５および
導体配線１６も同様に、ＣｕやＴｉ／Ｃｕ／Ｔｉ よ
り成る金属膜により構成される。
眉間絶縁膜１２は、例えば硼硅酸系の焼成結晶化ガラス
（融点７００〜１０００℃）により構成される。
（融点７００〜１０００℃）により構成される。
半田バンプ５を有する半導体素子４の内部断面構造は第
２図に例示する通りであり、例えばＳｉｎ。
２図に例示する通りであり、例えばＳｉｎ。
膜より成る熱酸化膜１７を介してＡｔ’ｉ！極１８を形
成したプレーナー素子（デバイス）１９０表面を保護用
ガラス２０により被覆し、例えばＣｒ −Ｃｕ−Ａｕの
多層金属より成る電極下地２１表面にＰｂ−８ｎより成
る半球状の半田バンプ２２を形成しである。
成したプレーナー素子（デバイス）１９０表面を保護用
ガラス２０により被覆し、例えばＣｒ −Ｃｕ−Ａｕの
多層金属より成る電極下地２１表面にＰｂ−８ｎより成
る半球状の半田バンプ２２を形成しである。
この半田バンプの形成には、例えば１９８０年１月１５
日 （沫）工業調査会発行１’−ＩＣ化実装技術」Ｐ８
１に記載のＳ Ｌ Ｔ （Ｓｏｌｉｄ Ｌｏｇｉｃ Ｔ
ｅｃｈ−ｎｏｌｏｇｙ ）法によるフリンプチップの製
法やＡｇ−Ｓｎバンプによるフリップチップの製法を適
用することができる。
日 （沫）工業調査会発行１’−ＩＣ化実装技術」Ｐ８
１に記載のＳ Ｌ Ｔ （Ｓｏｌｉｄ Ｌｏｇｉｃ Ｔ
ｅｃｈ−ｎｏｌｏｇｙ ）法によるフリンプチップの製
法やＡｇ−Ｓｎバンプによるフリップチップの製法を適
用することができる。
半導体素子（半導体チップ）４は、例えばシリコン単結
晶基板から成る。周知の技術によっ℃、この半導体チッ
プ（デバイス）内には多数の回路素子が形成され、１つ
の回路機能を与えている。
晶基板から成る。周知の技術によっ℃、この半導体チッ
プ（デバイス）内には多数の回路素子が形成され、１つ
の回路機能を与えている。
この半導体チップ４は、当該チップを裏返にして多層配
線基板１の最上層に形成された配線層３にボンディング
する。このチップがボンディングされた薄膜多層配線基
板１には前述のとと（ワイヤボンディングパッド２が形
成されており、当該多層配線基板１を載置し、リードフ
レーム２３を有する実装基板２４０当該リードフレーム
２３と前記バッド２とがコネクタワイヤ２５を用いて周
知の超音波ボンディング法などによりワイヤボンディン
グされる。
線基板１の最上層に形成された配線層３にボンディング
する。このチップがボンディングされた薄膜多層配線基
板１には前述のとと（ワイヤボンディングパッド２が形
成されており、当該多層配線基板１を載置し、リードフ
レーム２３を有する実装基板２４０当該リードフレーム
２３と前記バッド２とがコネクタワイヤ２５を用いて周
知の超音波ボンディング法などによりワイヤボンディン
グされる。
コネクタワイヤ２５には例えばＡｕ線やＡｔ線が用いら
れる。
れる。
実装基板２４は、例えば、多層配線基板１と同様に例え
ばＳｉＣにより構成される。
ばＳｉＣにより構成される。
実装基板２４には図示していないが、ガラスなどの封止
材料を用いてキャップが取付けられ封止される。
材料を用いてキャップが取付けられ封止される。
（１） ワイヤボンディングパッドと半導体素子のバ
ンプを接続する配線層とを同一配線材料となしたので、
同時に、蒸着法により形成することができ、従来に比し
て工程数を低減できる。
ンプを接続する配線層とを同一配線材料となしたので、
同時に、蒸着法により形成することができ、従来に比し
て工程数を低減できる。
（２）上記配線層をＴｉ／Ｎｉ／Ａｕ としたのでバ
ンプ接続部の接続寿命を向上することができた。すなわ
ち、スルーホール配線なＣｕ配線により構成した場合、
Ｔｉ とＣｕとの間に拡散が起こり、接着力を高め、ま
た、ＣｕとＡｕとが反応し、Ｃｕ３Ａｕなとの金属間化
合物の生成することをバリヤー層のＮｉ金属ＩΔが防止
するので、接着性が良好である。
ンプ接続部の接続寿命を向上することができた。すなわ
ち、スルーホール配線なＣｕ配線により構成した場合、
Ｔｉ とＣｕとの間に拡散が起こり、接着力を高め、ま
た、ＣｕとＡｕとが反応し、Ｃｕ３Ａｕなとの金属間化
合物の生成することをバリヤー層のＮｉ金属ＩΔが防止
するので、接着性が良好である。
バンプをＰｄ−８ｎ（半田）やＡｕ−８ｎで成形してあ
っても、Ｃｕ、Ａｕ 、ＡｕＣｕ５ｎなどの金属間化合
物を形成することがない。
っても、Ｃｕ、Ａｕ 、ＡｕＣｕ５ｎなどの金属間化合
物を形成することがない。
従ってバンプの接続部の接続寿命が向上し、高信頼度の
半導体装置が得られる。
半導体装置が得られる。
以上本発明者によってなされた発明を実施例にもとづき
具体的に説明したが、本発明は上記実施例に限定される
ものではな（、その要旨を逸脱しない範囲で種々変更可
能であることはいうまでもない。
具体的に説明したが、本発明は上記実施例に限定される
ものではな（、その要旨を逸脱しない範囲で種々変更可
能であることはいうまでもない。
例えば、前記実施例ではＴｉ／Ｎｉ／Ａｕより成る配線
層につい゛Ｃ例示したが、Ｔ ｉ ／Ｃｕ／Ｎ ｉ ／
Ａｕとし、Ｃｕ／ｆｆｉをＴｉ層とＮｉ層との間に介在
させてもよい。
層につい゛Ｃ例示したが、Ｔ ｉ ／Ｃｕ／Ｎ ｉ ／
Ａｕとし、Ｃｕ／ｆｆｉをＴｉ層とＮｉ層との間に介在
させてもよい。
以上の説明では主として本発明者によってなされた発明
をその背景となった利用分野である多層配線基板の配線
形成技術に適用した場合について説明したが、これに限
定されるものではなく、半導体装置全般の配線形成技術
などに適用できる。
をその背景となった利用分野である多層配線基板の配線
形成技術に適用した場合について説明したが、これに限
定されるものではなく、半導体装置全般の配線形成技術
などに適用できる。
第１図は本発明の実施例を示す要部断面図、第２図は本
発明゛の実施例を示す半導体素子の実装を説明する要部
断面図、 第３図は本発明に係る半導体装置の斜視図である。 １・・・多層配線基板、２・・・ワイヤボン、ディング
パッド、３・・・半導体素子の突起電極接続用の配線層
、４・・・半導体素子、５・・・半田バンプ、６・・・
中間バリヤー層（Ｎｉ）、７・・・上層（Ａｕ）、８・
・・下層（Ｔ ｉ）、９・・・導体配線部、１０・・・
層間絶縁膜、１１・・・スルーホール配線部（Ｃｕ）、
１２・・・層間絶縁膜、１３・・・スルーホール配線部
、１４・・・導体配線部、１５・・・スルーホール配線
部、１６・・・導体配線部、１７・・・熱酸化膜、１８
・・・Ａｔ電極、１９・・・プレーナー素子（デバイス
）、２０・・・保護用ガラス、２１・・・電極下地、２
２・・・半田パンダ、２３・・・リードフレーム、２４
・・・実装基板、２５・・・コネクタワイヤ。
発明゛の実施例を示す半導体素子の実装を説明する要部
断面図、 第３図は本発明に係る半導体装置の斜視図である。 １・・・多層配線基板、２・・・ワイヤボン、ディング
パッド、３・・・半導体素子の突起電極接続用の配線層
、４・・・半導体素子、５・・・半田バンプ、６・・・
中間バリヤー層（Ｎｉ）、７・・・上層（Ａｕ）、８・
・・下層（Ｔ ｉ）、９・・・導体配線部、１０・・・
層間絶縁膜、１１・・・スルーホール配線部（Ｃｕ）、
１２・・・層間絶縁膜、１３・・・スルーホール配線部
、１４・・・導体配線部、１５・・・スルーホール配線
部、１６・・・導体配線部、１７・・・熱酸化膜、１８
・・・Ａｔ電極、１９・・・プレーナー素子（デバイス
）、２０・・・保護用ガラス、２１・・・電極下地、２
２・・・半田パンダ、２３・・・リードフレーム、２４
・・・実装基板、２５・・・コネクタワイヤ。
Claims (1)
- 【特許請求の範囲】 １、コネクタワイヤ接続用のボンディングパッドと半導
体素子の突起電極接続用の配線層とを共に備えた薄膜多
層配線基板において、前記パッドと前記配線層とを、中
間バリヤー層がＮｉより成り、上層がＡｕより成り、下
層がＣｕを介して又は介さずにＴｉより成る多層金属層
より形成して成ることを特徴とする薄膜多層配線基板。 ２、パッドと配線層とを、金属を蒸着させて同時に形成
して成る、特許請求の範囲第１項記載の薄膜多層配線基
板。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16496584A JPS6143461A (ja) | 1984-08-08 | 1984-08-08 | 薄膜多層配線基板 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16496584A JPS6143461A (ja) | 1984-08-08 | 1984-08-08 | 薄膜多層配線基板 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6143461A true JPS6143461A (ja) | 1986-03-03 |
Family
ID=15803235
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP16496584A Pending JPS6143461A (ja) | 1984-08-08 | 1984-08-08 | 薄膜多層配線基板 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6143461A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62261193A (ja) * | 1986-05-08 | 1987-11-13 | 三菱電機株式会社 | 電子部品 |
| US5471092A (en) * | 1992-09-15 | 1995-11-28 | International Business Machines Corporation | Metallurgical joint including a stress release layer |
| US6777797B2 (en) | 2002-06-27 | 2004-08-17 | Oki Electric Industry. Co., Ltd. | Stacked multi-chip package, process for fabrication of chip structuring package, and process for wire-bonding |
| JP2010073692A (ja) * | 2008-09-18 | 2010-04-02 | Samsung Sdi Co Ltd | 保護回路モジュール、および二次電池 |
| CN102190277A (zh) * | 2010-03-15 | 2011-09-21 | 欧姆龙株式会社 | 电极结构及具有该电极结构的微型设备用封装 |
-
1984
- 1984-08-08 JP JP16496584A patent/JPS6143461A/ja active Pending
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62261193A (ja) * | 1986-05-08 | 1987-11-13 | 三菱電機株式会社 | 電子部品 |
| US5471092A (en) * | 1992-09-15 | 1995-11-28 | International Business Machines Corporation | Metallurgical joint including a stress release layer |
| US6777797B2 (en) | 2002-06-27 | 2004-08-17 | Oki Electric Industry. Co., Ltd. | Stacked multi-chip package, process for fabrication of chip structuring package, and process for wire-bonding |
| US7179685B2 (en) | 2002-06-27 | 2007-02-20 | Oki Electric Industry Co., Ltd. | Fabrication method for stacked multi-chip package |
| JP2010073692A (ja) * | 2008-09-18 | 2010-04-02 | Samsung Sdi Co Ltd | 保護回路モジュール、および二次電池 |
| US8547068B2 (en) | 2008-09-18 | 2013-10-01 | Samsung Sdi Co., Ltd. | Protection circuit module and secondary battery including the protection circuit module |
| CN102190277A (zh) * | 2010-03-15 | 2011-09-21 | 欧姆龙株式会社 | 电极结构及具有该电极结构的微型设备用封装 |
| JP2011192847A (ja) * | 2010-03-15 | 2011-09-29 | Omron Corp | 電極構造及び当該電極構造を備えたマイクロデバイス用パッケージ |
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