JPS6020522A - 半導体装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 「技術分野」 本発明は半導体装置、特に、フリップデツプ方式による
フェイスダウンボンディングでペレットをパッケージ基
板の配線上に接合する型式の半導体装置に適用して効果
のある技術に関するものである。

［背景技術］ フリップデツプ方式によるフェイスダウンボンディング
でペレットをパッケージ基板の配線に接続する半導体装
置においては、セラミックパッケージ基板上の配線は基
板上にパターニングしたペースト状のタングステン（Ｗ
＞をセラミックパッケージ焼成時に同時に焼結すること
によって形成することが考えられうる。

ところが、この場合には、焼結時にパッケージが収縮す
るため、パッケージの寸法精度のコントロールが困難で
ある。特にペレットの表面にボンディング用のハンプ電
極を設けたフェイスダウンボンディング方式においては
、パンケージ収縮によってタングステン配線の寸法に狂
いが生じボンディング後のバンプ接続の信頼性が十分に
得られないという問題があることが本発明者によって解
明された。

［発明の目的］ 本発明の目的は、高い寸法精度で低抵抗の配線を備えて
なる半導体装置を提供することにある。

本発明の他の目的は、半田濡れ性が良く、半田による食
われの少ないペレット接合用のペデスタル部を有する半
導体装置を提供することにある。

本発明の前記ならびにその他の目的と新規な特徴は、本
明細書の記述および添イ１図面から明らかになるであろ
う。

［発明の概要コ 本願において開示される発明のうち代表的なものの概要
を簡単に説明すれば、次の通りである。

すなわち、パンケージ基板上の配線としてチタン（Ｔｉ
）と銅（Ｃｕ）との多層配線をセラミックパッケージ焼
結後、蒸着によって形成することにより、寸法精度が高
くて低抵抗の配線を得ることができる。

また、配線とペレットとの接合用のペデスタル部をチタ
ンと銅との組合せおよびそれらの合金で形成することに
より、半田の濡れ性が良く、半田食われの少ないペデス
タル部を得ることができる。

さらに、銅とパンケージ基板の間にもチタン層を形成す
るため、銅とセラミックパッケージの密着性が向上する
。

［実施例１］ 第１図は本発明による半導体装置の一実施例を示す断面
図、第２図はその配線部およびペデスタル部の拡大部分
断面図である。

本実施例において、パッケージ基板１はたとえばセラミ
ックで作られており、その内部には内部配線２が形成さ
れている。この内部配線２の下端はパッケージ基板１の
裏面に取り付けられるアキシャル型のリードピン３に接
続されている。一方、内部配線２の上端はパッケージ基
板１の表面上に形成した配線４と接続されている。

この配線４の所定部分にはペレット接合用のペデスタル
部５が突設されている。このペデスタル部５には、ペレ
ット７が半田バンプ６によりフェイスダウンボンディン
グ方式で接合され、電気的に接続されている。

また、前記ペレット７等は、封止剤たとえば低融点ガラ
ス８でパッケージ基板１に固着されたセラミック等のキ
ャップ９により気密封止されている。

本実施例において、前記配線４は第２図に示すように、
焼結後のパッケージ基板ｌの上に薄膜蒸着により形成さ
れたチタン層１０と、このチタン層１０の上に薄膜蒸着
された銅層１１と、この銅層１１の上に薄膜蒸着された
チタン層１２とからなる３層の薄膜多層配線として形成
されている。

さらに、前記ペデスタル部５は、前記配線４の最上層で
あるチタン層１２の上に薄膜蒸着された銅層１３と、こ
の銅層１３の周囲に薄膜蒸着されたチタン層１４とから
なる。

本実施例においては、配線４がチタン層１０、銅層１１
、チタン層１２の３層の薄膜蒸着層により形成されてい
るので、焼結によって形成したタングステン配線に較べ
配線４およびペデスタル部５は寸法精度良く形成される
。したがって、大形ペレットのフェイスダウンボンディ
ングが可能となる。また、銅層１１の存在により、配線
４の低抵抗化が得られる上に、最下層がチタン層１０で
あることにより銅をじかにパッケージ基板１に接着した
ときに較ベパッケージ基板１との密着接合性が非常に良
好となる。

また、本実施例では、ペデスタル部５が銅層１３上にチ
タン層１４を薄膜蒸着した構造であるので、半田バンプ
６でペレット７を接合する際にチタン層１４が銅層１３
の半田による食われ（銅が半田に吸収され化合すること
）を防止すると共に、半田濡れ性を向上させることが可
能である。

さらに、配線４はチタン層１２によって被覆されである
ので、余分に付着した半田に銅Ｊｆｉｆｌｌが吸収され
化合することはない。

［実施例２］ 第３図は本発明の実施例２による半導体装置の要部の拡
大部分断面図である。

この実施例２においては、パッケージ基板２上の配線４
は実施例Ｌ１と同じくチタン層ｌＯ１銅層１１、チタン
［１２の３層の薄膜蒸着層よりなるが、その上のバンプ
接合用のペデスタル部５が下側にチタン−銅合金Ｆｉ１
５、その上に銅層１６を薄膜蒸着した構造である。この
チタン−銅合金層１５はチタンと銅を当初から一緒に蒸
着するか、あるいはチタンと銅をそれぞれ別々に蒸着し
た後にアニールして合金化する方法等により形成するこ
とができる。

本実施例２によれば、銅層１６が半田に濡れ易い上に、
チタン−銅合金層Ｉ５が半田食われ防止の役目を果たす
ので、高信頼性で寸法精度の良い半田バンプ接合が可能
である。

［実施例３］ 第４図は本発明による半導体装置の他の実施例を示して
いる。

この実施例はパッケージ基板Ｉ上に複数個のベレット７
ａ、７ｂをフェイスダウンボンディングにより接合した
マルチチップ型の半導体装置であるが、本発明はこのよ
うな構造においても極めて有用である。

［効果］ （１）、フェイスダウンボンディングによりベレットを
接合するイマンケージ基板上の配線が、パッケージ基板
上のチタン層と、該チタン層上の銅層と、該銅層上のチ
タン層とからなる薄膜多層配線であることにより、高い
寸法精度を得ることができる。

（２）、前記（１１の薄膜多層配線、特にチタン層の介
在により、配線とパッケージ基板との密着接合性が極め
て良好となる。

（３）、前記（１）の薄膜多層配線、特に銅層により低
抵抗の配線が得られる。

（４）、配線とベレットとの接合用のペデスタル部がチ
タン層と銅層との多層またはチタンと銅の合金屑からな
ることにより、半田への濡れ性を向上させることができ
る。

（５）、前記（４）のペデスタル部により、半田による
食われを防止することができる。

（６）、前記（４）、（５）により、高い信頼性のフェ
イスダウンボンディングを行うことができる。

以上本発明者によってなされた発明を実施例に基づき具
体的に説明したが、本発明は前記実施例に限定されるも
のではな（、その要旨を逸脱しない範囲で種々変更可能
であることはいうまでもない。

たとえば、ペデスタル部はその下層側の銅層またはチタ
ン−銅合金層の下側にチタン層を介在させた３層以上の
多層薄膜構造として形成することもできる。

また、配線またはペデスタル部の薄膜は蒸着以外の方法
で形成してもよい。

【図面の簡単な説明】

第１図は本発明による半導体装置の一実施例を示す断面
図、 第２図はその配線およびペデスタル部の１つの実施例の
拡大部分断面図、 第３図は配線およびペデスタル部の他の実施例を示す拡
大部分断面図、 第４図は本発明による半導体装置の他の実施例を示す拡
大部分断面図である。 Ｉ・・・パッケージ基板、２・・・内部配線、３・・・
リードピン、４・・・配線、５・・・ペデスタル部、６
・・・半田バンプ、７．７ａ、７ｂ・・・ベレット、８
・・・封止剤、９・・・キャップ、１０・・・チタン層
、１１・・・銅層、１２・・・チタン層、１３・・・銅
層、Ｉ４・・・チタン層、Ｉ５・・・チタン−銅合金層
、１６・・・銅層。 第　１　図 ７ 第　３　図 第　４　図 Ｃ

Claims (1)

1. 【特許請求の範囲】 １、フェイスダウンボンディングによりペレットをパッ
   ケージ基板上の配線に接合する半導体装置において、配
   線が、パッケージ基板上のチタン層と、該チタン層上の
   ｆｌＮと、該銅層上のチタン層とからなる薄膜多層配線
   であることを特徴とする半導体装置。 ２、フェイスダウンボンディングによりペレットをパン
   ケージ基板上の配線に接合する半導体装置において、配
   線とペレソ１〜の接合用のペデスタル部が、チタン層と
   銅層との多層薄膜またはチタンと銅の合金Ｍ薄膜よりな
   ることを特徴とする半導体装置。 ３、配線が、パッケージ基板上のチタン層と、該チタン
   層」二の銅層と、該銅層上のチタン層とからなる薄膜多
   層配線であることを特徴とする特許請求の範囲第２項記
   載の半導体装置。