JP5455285B2 - フリップチップ半導体デバイス用はんだバンプ構造およびその製造方法 - Google Patents

Description

本発明は、一般に半導体デバイスを対象とし、より詳細には、フリップチップ適用例のための改善されたはんだバンプ構造を有する半導体デバイスを対象とする。

フリップチップ技術は、マイクロエレクトロニクス業界で基板に半導体デバイスを取り付けるために長年使用されている。この技術では、デバイスにはんだバンプを「バンプ付け」し、このはんだバンプをリフローさせて基板上の類似のバンプと接合させる。リフロー炉中でデバイスと基板が互いに接触しているとき、その両方の上ではんだを溶融させることができる。

この方法は旧式の技術には非常にうまく働いたが、この業界は、従来のフリップチップ・バンプ製造方式が最近のデバイスにはふさわしくないような域に達しつつある。一般にタンタル窒化物／ニッケル・バナジウム／銅からなるアンダーバンプ・メタル（ＵＢＭ）および構成要素のフィルム・スタックは信頼性に問題があり、機械的および電気的故障はこの部位で最もよく見られる。一般に厚さが５０〜１００ミクロンであるはんだと比べて、ＵＢＭは一般に２枚または３枚のフィルムから成り、総厚みは１．５〜２ミクロン未満である。ＵＢＭ／チップ／基板の接着が機械的および冶金的に健全でないと、ＵＢＭ内で亀裂および層間剥離が発生することがあり、デバイスの信頼性が低下することになる。

さらに、マイクロエレクトロニクス業界では、デバイスおよびその製造工程から鉛をベースとするはんだを排除することに力点が置かれており、作動基板に集積回路（ＩＣ）チップを電気的接続するのに使用するはんだバンプの形成に無鉛材料を使用し始めている。

この問題に対処するために、当業界では最近銅ピラー技術に切り換えた。このような技術では、最終部または最上部の銅の相互接続層の上に不活性化層を堆積させる。下にある相互接続層を露出させるために不活性化層中に開口を形成し、その中に障壁層を堆積させ、続いて銅シード層を堆積させる。次いで、フォトレジストを堆積させ、パターニングし、エッチングしてフォトレジスト中に開口を形成し、下にあり不活性化層中に形成された開口内に配置されている障壁層を露出させる。開口内に銅を堆積させて開口を部分的に充填する。スズをベースとする材料または銀−銅−スズをベースとする材料からなるグループから選択された無鉛はんだを、開口内の残りの部分へ堆積させる。フォトレジストを除去し、それによって、不活性化層中の開口内に配置され開口を充填する単一ピラー構造が得られる。

このデバイスは現況技術では受け入れられるが、技術の縮小化が続く中で、この構造は十分な機械的安定性を失うであろうという懸念がある。懸念の理由は、この構造では、結合に有効なはんだの面積が小さなものでしかないということである。したがって、使用するはんだが有鉛か無鉛かにかかわらず、接合個所が疲労することがある。さらに、接合範囲がピラーの頂部領域だけに限られるので、アセンブリ・プロセスで僅かな位置ずれが起こると、電気的開路などの問題が起こる可能性がある。

したがって、当技術では、前述した従来構造に伴う冶金上の問題および機械的安定性の問題の両方に対処するはんだバンプ構造が必要である。

従来技術の前述した欠点に対処するために、本発明の一実施形態は、半導体基板の上に配置された相互接続層を備える半導体デバイスを提供する。相互接続層の上に不活性化層が配置され、不活性化層中にははんだバンプ支持開口が形成される。導体材料を含む複数の支持ピラーがはんだバンプ支持開口内に配置される。

以上、当業者が以下の本発明の詳細な説明をよりよく理解できるように、本発明の一実施形態の概略を述べた。本発明の追加の実施形態および特徴を以下に説明するが、これは本発明の諸請求項の主題を形成するものである。当業者は、本発明と同じ目的を実行するために、他の構造を設計するか変更を加えるための基準として、開示された構想および具体的な実施形態を容易に利用することができることを理解するであろう。当業者は、そのような同等の構造が本発明の精神および範囲から逸脱しないことも理解するはずである。
本発明のより完全な理解のために、以下の説明を添付図面と共に参照されたい。

まず図１を参照すると、本発明によって提供される半導体デバイス１００の一実施形態の全体図が示されている。半導体製造業界はフリップチップ技術に急転回しつつあるが、本発明によって提供される構造は、この技術に特に有効である。フリップチップ技術は、チップの基板へのはんだ付けまたはチップ同士のはんだ付けを、より容易にする。そのうえ、フリップチップ技術はより経済的である。図示の実施形態では、半導体デバイス１００はＩＣ１０５を含むことができる。ＩＣ１０５の部分図が概略的に示されている。ＩＣ１０５は従来型設計でよいので、製作上の詳細な説明は不要である。さらに、ＩＣ１０５は、どんな特定のタイプのデバイスまたは設計にも限定されない。ＩＣ１０５は、例えば、光エレクトロニクス・デバイスまたは電気機械式デバイスでもよい。

ＩＣ１０５の一部は、はんだバンプ構造１１０に電気的に接続されている。はんだバンプ構造１１０は、本発明がカバーする一実施形態にすぎない。他の非限定的実施形態を以下に説明する。電気的接続は示されていないが、当業者は、デバイスがどのように電気的接続されるか理解するはずである。はんだバンプ構造１１０は、誘電体層１２０中に形成された相互接続１１５の上に配置される。相互接続１１５は、ダマシンまたはデュアル・ダマシン相互接続構造などの従来型設計でよい。相互接続構造１１５は、一般に、半導体デバイス１００の最上部のレベルに配置される最終メタライゼーション・レベルになるものであるが、最終レベルの下に位置してもよい。

不活性化層１２２は、誘電体層１２０の上および相互接続１１５の一部の上に配置される。ここでは、層は単一層でよく、あるいは層のスタックを備えてもよい。不活性化層１２２は、図示のような層のスタックからなるものでもよい従来型設計のものでよい。図示の実施形態では、不活性化層１２２が誘電体層１２０中に直接配置されているが、他の実施形態では、この２つ層の間に介在層があってもよい。

複数の支持ピラー１２４は、不活性化層１２２の２つの部分の間にある開口１２５中に配置される。以下に説明するように、不活性化層１２２の一部を除去するか、または、不活性化層１２２の２つの分離した部分を形成することにより開口１２５を形成することができる。複数の支持ピラー１２４は、図１に示す実施形態など任意選択の障壁層１２４ａを含んでよく、あるいは障壁層１２４ａを含まなくてもよい。図１に示す実施形態では、複数の支持ピラー１２４がＵＢＭ１２６を構造的に支持し、それによりはんだバンプ１２８の支持がもたらされる。はんだバンプ１２８は、スズ、銅または銀を含むもの、あるいはそれらの組合せなど、鉛ベースのものでも無鉛のものでもよい。この実施形態では、ＵＢＭ１２６の一部が複数の支持ピラー１２４の間に配置され、開口１２５を充填する。デバイス全体のサイズが縮小し続けるに従って、開口１２５内に複数の支持ピラー１２４を配置すると、単一ピラー技術に比べて改善された支持をもたらすことができる。さらに、使用できるこれらの材料は、実質的な無鉛システムに移行するという国際的な業界の問題に応え、その上、必要とされる程度の接続性およびはんだバンプ１２８の構造的支持をもたらす。本発明がカバーする他の実施形態の例について次に述べる。

図２Ａから２Ｅに、本発明によって提供される半導体デバイス２００の一実施形態を製造する様々な段階の部分図を示す。これらの図は、半導体デバイス２００の上部に限られたものである。図２Ａでは、相互接続２１０が誘電体層２１２中に形成される。相互接続２１０は従来型の設計でよく、銅またはアルミニウムなど従来の材料を含んでよい。さらに、相互接続構造２１０はダマシンまたはデュアル・ダマシン構造でよい。図示の実施形態では、相互接続２１０は、他のデバイスに半導体デバイス２００を接続するために使用される最終メタライズ層でよい。誘電体層２１２も従来の材料で構成されてよく、図では半導体デバイス２００の最終誘電体層または最上部の層である。しかし、必ずしも最終誘電体層中に相互接続構造２１０を形成する必要はなく、実施形態によっては、最終誘電体層の下に配置してもよい。

不活性化層２１４を誘電体層２１２の上に配置する。不活性化層２１４の製作には、従来のプロセスおよび材料を使用することができる。例えば、不活性化層２１４は、従来のプロセスを使用して堆積させた窒化シリコン／二酸化ケイ素／窒化シリコンまたはそれらの組合せの積み重ね層からなるものでもよい。不活性化層２１４中に開口２１６を形成する。一実施形態では、従来のやり方で不活性化層２１４をパターニングして、その中に開口２１６を形成する。開口２１６は、図示のような単一の連続開口でよく、または、他の実施形態では、以下に説明するように、セグメントに分けてもよい。別の実施形態では、複数の支持ピラー２２４が配置されている２つの対向する不活性化層２１４の間に、開口２１６またはスペースが設けられるように不活性化層２１４を形成する。

不活性化層２１４中の開口２１６の形成に続いて、図示のように、不活性化層２１４の上および開口２１６内に犠牲層２１８を堆積させる。犠牲層２１８は、スピンオン法や化学的気相成長（ＣＶＤ）法などの従来技術で堆積させたスピンオンガラス、酸化物、窒化物、二酸化ケイ素またはそれらの組合せなど従来の材料で構成することができる。

図２Ｂでは、犠牲層２１８をパターニングして、開口２１６内にセグメント２１８ａを形成する。セグメント２１８ａを形成するために、リソグラフィ・プロセスおよびそれに続くエッチング・プロセスなど従来のプロセスを使用することができる。パターニング・プロセスで、下にある相互接続２１０が露出される。犠牲層２１８の一部が開口２１６の側壁に残り、その後形成される複数の支持ピラーのためのオフセットとして役立つことにも留意されたい。

適切な清浄工程に続いて、図示のように、犠牲層２１８およびセグメント２１８ａの上ならびに開口内に任意選択の障壁層２２０を堆積させる。障壁層２２０は、タンタル／タンタル窒化物（Ｔａ／ＴａＮ）、チタン／窒化チタン（Ｔｉ／ＴｉＮ）、またはそれらの組合せなど従来の材料で構成することができ、物理的気相成長（ＰＶＤ）法またはＣＶＤ法など従来の堆積法を使用して堆積させることができる。障壁層２２０はその後堆積する材料の接着を促進し、異種材料間の拡散も抑止する。

障壁層２２０の上、セグメント２１８ａの間、および開口２１６内にアルミニウムなど導体材料２２２を堆積させる。この工程を実現するために、従来の堆積プロセスを使用することができる。

セグメント２１８ａの上に配置された過剰な導体材料および障壁層２２０の一部を除去して図２Ｃの構造に到達するために、従来の化学的／機械的平坦化（ＣＭＰ）プロセスを使用することができる。ＣＭＰプロセスに続いて、不活性化層２１４の上および開口２１６内に配置された犠牲層２１８を除去するために、従来のエッチングを行うことができる。これによって、図２Ｄに示すように、開口２１６内に個々の支持ピラー２２４が形成される。前述したように、障壁層２２０を含むこれらの実施形態では、障壁層２２０が複数の支持ピラー２２４の一部分を形成すると考えることができる。複数の支持ピラー２２４が、どんな特定の幾何的配列またはパターンにも限定されないことに留意されたい。例えば、複数の支持ピラー２２４は、ワッフル状のパターンまたは他のパターンのトレンチ形状をなしてよく、図示の実施形態の通りでもよい。開口２１６の側部に配置された犠牲層の存在により、開口２１６の側面に隣接する複数の最終支持ピラー２２４は側方からオフセットされる。

図２Ｅは、図２Ｄの半導体デバイス２００に続いて、不活性化層２１４の上および複数の支持ピラー２２４の間に、チタン、ニッケル／バナジウム−銅、または銅／クロムなどの金属をブランケット堆積させたものを示す。次いで、この金属をパターニングするが、一実施形態では、ＵＢＭ構造２２６を形成するために湿式エッチングを行ってよい。次いで、図示のように、ＵＢＭ構造２２６上にはんだバンプ２２８を堆積させてよく、はんだバンプは無鉛材料で構成することができる。これらの工程を実現するために、従来のプロセスを使用することもできる。

ＵＢＭ構造２２６を形成する金属のエッチング中、複数の支持ピラー２２４は金属によって保護され、湿式エッチングでアンダーカットされないように障壁層２２０によって保護されるが、従来技術のプロセスではこのように保護されることがない。

複数の支持ピラー２２４は、従来のはんだバンプ構造と比べて改善された構造的支持をもたらす。さらに、ＵＢＭ構造２２６が複数の支持ピラー２２４の間に配置されており、この２つの側面があいまって、従来技術のシステムによって提供されるものと比べて、追加の構造的支持が得られ、無鉛はんだと共に使用することができる材料系が提供される。そのうえ、この構成は表面積を増加させ、より大きな構造的支持およびはんだバンプ２２８のよりよい機械的固定をもたらす。

この実施形態によってもたらされる別の利点は、複数の支持ピラー２２４がアルミニウムを含むこれらの実施形態では、ＵＢＭ構造２２６が複数のアルミニウム支持ピラーをカプセル封じして酸化を防ぐということである。したがって、従来技術のプロセスで生じるアルミニウムの酸化を回避するか十分に低減させることができる。酸化は、酸化物が材料間の冶金的接合を弱めることがあり、それによって機械的安定性を弱めることがあるので望ましくない。さらに、従来技術のプロセスの多くは２つの不活性化レベルを必要とする。１つは銅の上面に、もう１つはアルミニウムパッドを保護するためである。この実施形態では、ＵＢＭ構造２２６がパターニングされるので、必要なのはウェハの不活性化１つだけであり、それにより原価が節減され、プロセス工程が削減され、したがって歩留まりが向上する。

図３Ａは、本発明によって提供される半導体デバイス３００の別の実施形態を示す。構造は、図２Ａから２Ｆに示す実施形態に関して前述したものと同じでよい。そのため、対応する構造を示すために類似の参照番号が使用されている。図３Ａは、複数の支持ピラー３２４を図２Ａから２Ｄで前述したのと同様に製作した製造のある時点での半導体デバイス３００を示す。しかし、この実施形態では、複数の支持ピラー３２４を形成するために使用される金属は銅であり、障壁層３２０はＴａ／ＴａＮ、Ｔｉ／ＴｉＮまたはそれらの組合せを含む。他の実施形態に関して前述したように、銅の堆積後に、過剰な銅を除去し平坦にするために、当業者に既知のＣＭＰ技術を使用することができる。次いで、犠牲層を除去する。

第２の不活性化層３２６は、それが最終不活性化層であってもよいが、従来のやり方で、不活性化層３１４の上ならびに複数の支持ピラー３２４の上および間に堆積させる。次いで、第２の不活性化層３２６の複数の支持ピラー３２４の上に配置された部分を除去するために、従来のプロセスを使用することができる。ただしこの場合は、第２の不活性化層３２６は、開口３１６の側面と複数の最終支持ピラー３２４の側面の間に配置された部分が残るようにパターニングされる。これは、複数の最終支持ピラーの側面をカプセル封じして、酸化および後続のエッチング・プロセスから保護する。

第２の不活性化層３２６のパターニングに続いて、図３Ｂに示すように、金属層を堆積させパターニングしてＵＢＭ３２８を形成する。前述した実施形態で使用したのと同じプロセスおよび材料を、ここでも同様に使用することができる。ＵＢＭ３２８は、第２の不活性化層３２６と部分的に重なり、複数の支持ピラー３２４の間に配置される。次いで、他の実施形態に関して前述したように、ＵＢＭ３２８の上にはんだバンプ３３０を堆積させることができる。

前述した実施形態と同様に、複数の支持ピラー３２４は従来の構造と比べて改善された支持をもたらす。しかし、ＵＢＭ３２８と組み合わせると、複数の支持ピラー３２４に伴う構造上の利点はさらに増大する。そのうえ、この構成は表面積を増加させ、より大きな構造的支持およびはんだバンプ３３０のよりよい機械的固定をもたらす。

図４Ａから４Ｄは、本発明によって提供される半導体デバイス４００の別の実施形態を示す。構造は、障壁層３２０が省略されている以外は、図３Ａおよび３Ｂに示す実施形態に関して前述したものと同じでよい。そのため、対応する構造を示すために類似の参照番号が使用されている。図４Ａは、図３Ａに示す構造を得るのに使用したのと同じプロセスを使用して実現することができる。すなわち、開口４１６を使用して複数の銅の支持ピラー４２４を形成する。不活性化層４１４の上に第１の犠牲層を堆積させパターニングする。次いで、銅などの金属をパターン内に堆積させ、犠牲層を除去する。介在する障壁層なしに、相互接続４１０上に銅を直接堆積させる。しかし、この実施形態は、障壁層の使用を排除するものではない。次いで、第２の不活性化層４２６を堆積させ、その一部が開口４１６の側面と複数の最終支持ピラー４２２の間に残るようにパターニングする。第２の不活性化層４２６は、最終不活性化層でもよい。

次いで、図４Ｂに見られるように、第２の不活性化層４２６の上、ならびに複数の支持ピラー４２４の上および間に障壁層４２８を堆積させる。従来の堆積プロセスを使用して障壁層４２８を堆積させることができる。障壁層４２８は、Ｔａ／ＴａＮ、Ｔｉ／ＴｉＮまたはそれらの組合せなどの材料を含んでよい。

図４Ｃで、障壁層４２８の堆積の後、図示のように、複数の支持ピラー４２４を構成する金属とは異なる金属層４３０を半導体デバイス４００の上にブランケット堆積させてパターニングする。一実施形態では、この金属はアルミニウムを含む。アルミニウムを使用すると、はんだバンプ構造に対してある程度の親和性が得られ、したがって、製造業者によってはより望ましい場合がある。しかし、本発明はアルミニウムの使用に限定されるものではない。金、銀または銅など他の導電性金属も使用することができる。アルミニウムを使用する実施形態では、障壁層４２８がアルミニウムと銅の間の拡散を防止する。金属層４３０が銅または容易には銅と相互拡散しない金属を含んでよい他の実施形態では、障壁層４２８を省略することができる。

次いで、金属層４３０をエッチングする。金属層４３０は、第２の不活性化層４２６上に部分的に重なり、複数の支持ピラー４２４を完全にカプセル封じする。代替実施形態では、ＣＭＰプロセスを使用して金属層４３０を除去することができる。そのような実施形態では、金属層４３０は、図４Ｃのように高くなっているのではなく、第２の不活性化層４２６と実質的に同一平面になる。

ここで図４Ｄを参照すると、金属層４３０のエッチングを終えた後、適切な清浄工程を行い、金属層４３０の上にＵＢＭ４３２を形成する。ＵＢＭ４３２は、前述したように製作することができる。ＵＢＭ４３２は金属層４３０をカプセル封じし、それによって、ＵＢＭ４３２の形成中に金属層４３０がアンダーカットされないように保護し、酸化に対して金属層４３０を保護する。ＵＢＭ４３２の完成後、ＵＢＭ４３２上にはんだバンプ４３４を堆積することができる。従来のプロセスを使用することができ、はんだは無鉛はんだでよい。その結果得られた図４Ｄの構造は、前述した他の実施形態と同じ構造上および材料上の利点をもたらす。

図５Ａから５Ｃは、本発明によって提供される半導体デバイス５００の別の実施形態を示す。特に断りのない限り、前述した実施形態の構成要素と類似しているかまたは同じものを作成するのに用いるプロセスおよび材料は、前述したものと類似しているかまたは同じであることを理解されたい。この実施形態は、前述した実施形態と異なってＵＢＭを含まず、構造上健全なはんだ構造の形成を対象とする。とはいえ、この特定の実施形態は、前述した他の実施形態と同じ構造上および材料上の利点をもたらす。さらに、この実施形態も、チップのスタッキングを含めてフリップチップ用途に非常に有効である。

図５Ａで、相互接続５１０は誘電体層５１２中に配置され、不活性化層５１４は誘電体層５１２の上に配置されている。この実施形態では、フォトレジストを使用して不活性化層５１４をパターニングし、エッチングして開口５１６内にセグメント５１４ａを形成することによって、下にある相互接続５１０を露出させる。不活性化層５１４のパターニングに従来のリソグラフィ・プロセスを使用することができる。不活性化層５１４の上に任意選択で障壁層５１８を堆積させてもよい。障壁層５１８は、Ｔｉ、ＴｉＮ、Ｔａ、Ｔａ／Ｎ、Ｎｉ、Ｃｒなどで構成することができる。障壁層５１８を堆積させるために、ＰＶＤまたはＣＶＤなど従来のプロセスを使用してもよい。障壁層５１８の堆積に続いて、金属層５２０を堆積させる。

有利な一実施形態では、金属層５２０は金であるが、銀や白金など他の貴金属も使用することができる。金属として金を選択する場合、最初に障壁層５１８の上に金のシード層を堆積させてよく、続いて金を電気めっきすることによってセグメント５１４ａの間に配置された開口を充填すると、図５Ａに示す構造に到達する。金属層５２０の形成後、図５Ａの半導体デバイス５００をＣＭＰプロセスにかけて金属層５２０と障壁層５１８との過剰な部分を除去すると、図５Ａに示す構造に到達する。

金属層５２０の上にフォトレジスト層５２２を堆積させ、パターニングすると、図５Ｂに示す構造に到達する。フォトレジスト層５２２を形成するために使用するプロセスおよび材料は、どちらも従来のものでよい。フォトレジスト中の開口５２２ａが区分された金属層５２０に実質的に対応するかまたは実質的に位置合わせされるように、フォトレジスト層５２２をパターニングする。フォトリソグラフィ・プロセスにばらつきがあるので、開口５２２ａの、その下にある対応する区分金属層５２０に対する位置合わせは、許容量だけずれてもよいことを理解されたい。

従来は、例えば電気めっきによって金属層５２０の合金をブランケット堆積させ、平坦にして、延長部５２４を形成していた。金属層５２０が金である一実施形態では、合金は、例えば、金／スズ（Ａｕ／Ｓｎ）、金／ゲルマニウム（Ａｕ／Ｇｅ）または金／シリコン（Ａｕ／Ｓｉ）を含んでよい。そのような実施形態では、Ａｕ／Ｓｎは、Ｓｎが合金の約２８重量％を占める組成でよく、融点は約２８０゜Ｃである。また、Ａｕ／Ｇｅは、Ｇｅが合金の約１２重量％を占める組成でよく、融点は約３５６゜Ｃである。合金がＡｕ／Ｓｉである実施形態では、Ｓｉが合金の約６重量％を占めてよく、融点は約３７０゜Ｃである。延長部５２４を形成するために使用した合金の平坦化に続いてフォトレジスト層５２２を除去すると、図５Ｃに示す構造に到達する。この構造は複数の支持ピラー５２６を含み、複数の支持ピラー５２６上に延長部５２４が配置されている。

延長部５２４は、基板へのボンディングに有用な機能をもたらす。図５Ｃに示す実施形態は、表面積が非常に限られている携帯端末またはモバイル機器の中で使用されるデバイスなど、非常に小さなフォーム・ファクタを有するデバイスに有効である。さらに、金合金は低温で溶融し、基板上への結合が容易であり、熱的および電気的に非常に良い導体である。金は、電気的および熱的に良好な伝導性が必要とされるデバイス、例えば複数の支持ピラー５２６に大電流を流す必要がある高電圧デバイスにおいても非常に有効である。不活性化層５１４は、電流を流さなくてよい誘電体としての役割を果たす。この実施形態では、その他の不活性化のための追加工程は不要である。さらに、金が金の上にめっきされるので、ＵＢＭは不要である。

図５Ａから５Ｃに示す実施形態といくつかの点で類似している別の実施形態を図６Ａから６Ｅに示す。図６Ａで、相互接続６１０は誘電体層６１２中に配置され、不活性化層６１４は誘電体層６１２の上に配置されている。フォトレジストを使用して犠牲層６１５をパターニングし、エッチングして開口６１６内にセグメント６１４ａを形成し、それによって、下にある相互接続６１０を露出させる。犠牲層６１５のパターニングに従来のリソグラフィ・プロセスを使用することができる。次いで、犠牲層６１５の上に任意選択で障壁層６１８を堆積させてもよい。障壁層６１８は、図５Ａから５Ｃに関して前述した実施形態に使用したものと同じタイプのものでよい。障壁層６１８の堆積に続いて、金属層６２０を堆積させる。

有利な一実施形態では金属層６２０は金であるが、銀や白金など他の貴金属も使用することができる。金属として金を選択する場合、最初に障壁層６１８の上に金のシード層を堆積させ、続いて金を電気めっきすることによってセグメント６１４ａの間に配置された開口を充填する。金属層６２０の形成の後、半導体デバイス６００をＣＭＰプロセスにかけて金属層６２０と障壁層６１８の過剰な部分を除去すると、図６Ａに示す構造に到達する。

金属層６２０の上にフォトレジスト層６２２を堆積させ、パターニングすると図６Ｂに示す構造に到達する。フォトレジスト層６２２を形成するために使用するプロセスおよび材料は、どちらも従来のものでよい。フォトレジスト中の開口６２２ａが区分された金属層６２０に実質的に一致するかまたは実質的に位置合わせになるように、フォトレジスト層６２２をパターニングする。フォトリソグラフィ・プロセスにばらつきがあるので、開口６２２ａの、その下にある対応する区分金属層６２０に対する位置合わせは、許容量だけずれてもよいことを理解されたい。

図６Ｃにおいて、従来は、例えば電気めっきによって金属層６２０の合金をブランケット堆積させ、平坦にして、フォトレジスト６２２中に延長部６２４を形成していた。金属層６２０が金である一実施形態では、合金は、図５Ａから５Ｃに関して前述した材料と同じタイプのものを含んでよい。延長部６２４を形成するために使用した合金の平坦化に続いてフォトレジスト層６２２を除去すると、図６Ｃに示す構造に到達する。

犠牲層６１５も除去し、それによって、図６Ｄに示すように、その上に延長部６２４が配置されている複数の支持ピラー６２６を形成する。図６Ｄに見られるように、延長部６２４を備える複数の支持ピラー６２６は、不活性化層６１４の上に十分に高く延びている。さらなる機械的安定性が必要な場合、または結合されたデバイス間により大きな間隔が必要な場合、この構成は特に有利である。したがって、図６Ｅに示すように２つのフリップチップ６３０および６３５（各々が図６Ｄに示すものと同じタイプの構造を有する）を互いに結合したい場合、図６Ｄに示す半導体デバイスは特に有効である。デバイスをリフローし、各チップ上の延長部６２４を溶融し相互に結合して、２つのデバイス間に電気的接続をもたらす。

引き続き図６Ｅを参照すると、下にあるトランジスタ構造６６０および６６５と電気的に接続されたはんだバンプ構造６５０および６５５を備えるＩＣフリップチップ６４０および６４５の部分図が示されている。もちろん、デバイスの積み重ねを可能にするために、フリップチップの両面上にはんだバンプ構造６５０および６５５を形成することができることを理解されたい。図示の実施形態の代わりに、前述したはんだバンプ構造の実施形態のうちどれを使用してもよいことも理解されたい。次いで、「アンダー・フィル」または類似のコンパウンドを使用し、デバイス６４０と６４５の間のギャップを充填して、最終構造の組立てを完成する。可撓性の、または同様の嵌合するフィーチャを含む別の基板にＩＣフリップチップ６４０を取り付けてよいことも当業者なら認識するであろう。

本発明を詳細に説明してきたが、当業者は、本発明の最も広い形態の精神および範囲から逸脱することなく、本発明に様々な修正、代替および変更を加えることができることを理解するはずである。

本発明によって提供されるはんだバンプ構造の一実施形態を含むＩＣの部分図である。 本発明によって提供されるはんだバンプ構造の一実施形態を製作する一段階における部分図である。 本発明によって提供されるはんだバンプ構造の一実施形態を製作する図２Ａに続く段階における部分図である。 本発明によって提供されるはんだバンプ構造の一実施形態を製作する図２Ｂに続く段階における部分図である。 本発明によって提供されるはんだバンプ構造の一実施形態を製作する図２Ｃに続く段階における部分図である。 本発明によって提供されるはんだバンプ構造の一実施形態を製作する図２Ｄに続く段階における部分図である。 本発明によって提供されるはんだバンプ構造の別の実施形態を別のやり方で製作する一段階における部分図である。 本発明によって提供されるはんだバンプ構造の別の実施形態を別のやり方で製作する図３Ａに続く段階における部分図である。 本発明によって提供されるはんだバンプ構造の別の実施形態を別のやり方で製作する一段階における部分図である。 本発明によって提供されるはんだバンプ構造の別の実施形態を別のやり方で製作する図４Ａに続く段階における部分図である。 本発明によって提供されるはんだバンプ構造の別の実施形態を別のやり方で製作する図４Ｂに続く段階における部分図である。 本発明によって提供されるはんだバンプ構造の別の実施形態を別のやり方で製作する図４Ｃに続く段階における部分図である。 本発明によって提供されるはんだバンプ構造の別の実施形態を別のやり方で製作する一段階における部分図である。 本発明によって提供されるはんだバンプ構造の別の実施形態を別のやり方で製作する図５Ａに続く段階における部分図である。 本発明によって提供されるはんだバンプ構造の別の実施形態を別のやり方で製作する図５Ｂに続く段階における部分図である。 本発明によって提供されるはんだバンプ構造の別の実施形態を別のやり方で製作する一段階における部分図である。 本発明によって提供されるはんだバンプ構造の別の実施形態を別のやり方で製作する図６Ａに続く段階における部分図である。 本発明によって提供されるはんだバンプ構造の別の実施形態を別のやり方で製作する図６Ｂに続く段階における部分図である。 本発明によって提供されるはんだバンプ構造の別の実施形態を別のやり方で製作する図６Ｃに続く段階における部分図である。 本発明によって提供されるはんだバンプ構造の別の実施形態を別のやり方で製作する図６Ｄに続く段階における部分図である。

Claims (10)

1. 半導体基板の上に配置された相互接続層と、
   前記相互接続層の上に配置され、はんだバンプ支持開口が中に形成された第１の不活性化層と、
   前記第１の不活性化層の上に配置され、前記開口内の第１の不活性化層の側壁に沿って伸びる第２の不活性化層と、
   前記はんだバンプ支持開口内および相互接続層の上に配置され、導体材料を含む複数の支持ピラーと、
   前記複数の支持ピラーの上およびその間に配置され、第２の不活性化層の上に伸びかつ第２の不活性化層に接するアンダーバンプ・メタル（ＵＢＭ）層と
   を備え、ここで第２の不活性化層は第１の不活性化層の側壁と複数の支持ピラーの少なくとも１つとの間に配置される半導体デバイス。
2. 前記複数の支持ピラーが、相互接続層の上および複数の支持ピラーの上に配置された障壁層を含む請求項１に記載の半導体デバイス。
3. 前記複数の支持ピラーが第１群の支持ピラーを形成し、該支持ピラーの間に配置されるＵＭＢ層が、はんだバンプ支持開口内に、かつ、第１群の支持ピラーの間に配置された第２群の支持ピラーを形成し、第２群の支持ピラーは第１群の支持ピラーとは異なる導体材料からなる請求項１に記載の半導体デバイス。
4. 前記ＵＢＭ層が、少なくとの１つの支持ピラーと不活性化層内に形成された開口の側壁との間に配置されており、かつ、該開口の側壁と接している請求項１に記載の半導体デバイス。
5. 相互接続が上に配置された半導体基板を設ける工程と、
   前記相互接続の上に配置された不活性化層中にはんだバンプ支持開口を作成する工程と、
   前記はんだバンプ支持開口内および不活性化層の上に犠牲層を堆積させる工程と、
   リソグラフィプロセスおよびそれに続くエッチングプロセスを使用して、犠牲層をパターニングして、前記はんだバンプ支持開口内に離間した犠牲ポストを形成する工程と、
   離間した犠牲ポストの間およびはんだバンプ支持開口内に導電材料を堆積させる工程と、
   前記犠牲層を除去し、これによりはんだバンプ支持開口内に該導電材料を残しはんだバンプ支持開口内に複数の支持ピラーを形成する工程と、
   複数のはんだバンプ支持ピラーの上およびその間にアンダーバンプ・メタル（ＵＢＭ）層を形成する工程とを含む半導体デバイスの製造方法。
6. 離間した犠牲ポストを除去する工程が前記第２の不活性化層の一部をはんだバンプ支持開口の側壁に沿って残すことを含む請求項５に記載の半導体デバイスの製造方法。
7. 前記第２の不活性化層の一部をはんだバンプ支持開口の側壁と支持ピラーとの間に配置する請求項６に記載の半導体デバイスの製造方法。
8. 前記ＵＢＭ層を支持ピラーとはんだバンプ支持開口の側壁との間に配置させる請求項５に記載の半導体デバイスの製造方法。
9. 前記ＵＢＭ層を第２の不活性化層の上へ配置させる請求項７に記載の半導体デバイスの製造方法。
10. さらに、離間した犠牲ポストの露出表面の上へ障壁層を形成する工程を含む請求項５に記載の半導体デバイスの製造方法。

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