KR20070038378A - 2층의 재배선층이 형성된 에스아이피용 반도체 칩 - Google Patents

2층의 재배선층이 형성된 에스아이피용 반도체 칩 Download PDF

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KR20070038378A
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김세년
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Abstract

본 발명은 2층의 재배선층이 형성된 에스아이피(SIP; System In Package)용 반도체 칩에 관한 것으로, 2층의 재배선층을 팹(fab) 공정으로 형성할 경우 선폭 및 두께에 제약이 따르기 때문에 아날로그(analog) 및 고속 인터페이스(high speed interface)로 사용되는 특성 재배선층은 저항 증가에 따른 전기적 특성이 떨어질 수 있다. 2층의 재배선층을 웨이퍼 레벨(wafer level) 공정으로 형성할 경우, 재배선층을 둘러싸는 두꺼운 절연층으로 인하여 웨이퍼 또는 칩 단위에서 휨(warpage)이 심하게 발생되어 SIP 제조 공정 상에 문제가 발생될 수 있다.
본 발명은 상기한 문제점을 해결하기 위해서, 팹 공정을 이용하여 반도체 기판의 활성면에 형성된 비특성 재배선층과, 웨이퍼 레벨 공정을 이용하여 비특성 재배선층 상부에 형성된 특성 재배선층을 포함하는 2층의 재배선층이 형성된 SIP용 반도체 칩을 제공한다. 본 발명에 따르면, 특성 재배선층은 웨이퍼 레벨 공정으로 필요한 두께와 폭으로 형성함으로써, 특성 재배선층의 전기적 특성을 확보할 수 있다. 그리고 비특성 재배선층은 팹 공정을 이용하여 반도체 기판의 활성면에 형성하고, 특성 재배선층은 웨이퍼 레벨 공정을 이용하여 비특성 재배선층 위에 형성함으로써, 웨이퍼 레벨 공정으로 형성되는 재배선층이 단층이기 때문에, 웨이퍼 또는 칩 단위에서 휨이 발생되는 것을 억제할 수 있다.
Figure 112005056378772-PAT00001
재배선(redistribution), 팹(fab), 웨이퍼 레벨(wafer level), 시스템 인 패키지(System In Package), 적층(stack)

Description

2층의 재배선층이 형성된 에스아이피용 반도체 칩{Semiconductor chip for SIP comprising 2-layer redistribution}
도 1은 종래기술에 따른 매개 칩이 개재된 에스아이피를 보여주는 평면도이다.
도 2는 본 발명의 실시예에 따른 2층의 재배선층이 형성된 에스아이피용 반도체 칩을 보여주는 평면도이다.
도 3은 도 2의 3-3선 단면도이다.
도 4는 도 2의 4-4선 단면도이다.
도 5는 도 2의 반도체 칩을 이용한 에스아이피를 보여주는 평면도이다.
* 도면의 주요 부분에 대한 부호의 설명 *
110 : 반도체 기판 112 : 활성면
114 : 특성 칩 패드 115 : 비특성 칩 패드
116 : 비특성 재배선층 118 : 보호층
120 : 제 1 절연층 121 : 제 1 접속 구멍
122 : 제 2 접속 구멍 123 : 제 3 접속 구멍
130 : 금속 기저층 141 : 특성 재배선층
142 : 특성 본딩 패드 143 : 특성 매개 패드
144 : 비특성 본딩 패드 145 : 비특성 매개 패드
149 : 도금층 150 : 제 2 절연층
160 : 반도체 칩 200 : SIP
본 발명은 반도체 패키지에 관한 것으로, 더욱 상세하게는 2층의 재배선층이 형성된 에스아이피(SIP; System In Package)용 반도체 칩에 관한 것이다.
현재의 전자제품 시장은 휴대용으로 급격히 그 수요를 늘려 가고 있으며 이를 만족하기 위해서는 이들 시스템에 실장되는 부품들의 경박단소화가 필수적이다. 경박단소화의 경우 실장 부품인 반도체 패키지의 개별 크기를 줄이는 방법과, 다수개의 개별 반도체 칩들을 원 칩(one chip)화하는 에스오씨(SOC; System On Chip)기술과, 다수개의 개별 반도체 칩들을 하나의 패키지로 집적하는 SIP 기술들이 필요하다.
SIP 기술의 경우 복수개의 반도체 칩을 수평 또는 수직으로 하나의 패키지 안에 실장하는 기술로써, 종래의 멀티 칩 모듈(Multi-Chip Module; MCM) 개념의 연장선 상에 있으며, 기존 멀티 칩 모듈의 경우에는 수평적 실장이 주된 방향이었으나 SIP의 경우에는 복수개의 반도체 칩을 3차원으로 적층하는 기술이 주로 적용된다.
통상의 반도체 칩들의 경우 SIP를 염두에 두지 않고 패드 위치 등이 결정되 어 디자인되는 경우가 대부분이고 패키지 핀 맵(package pin map)을 만족하도록 인쇄회로기판을 디자인해야 하기 때문에, 인쇄회로기판 디자인 상에 상당한 부담이 되고 있다. 경우에 따라서는 SIP에 최적화된 반도체 칩의 경우보다 상당한 수의 인쇄회로기판의 배선층의 증가를 가져올 수 있다. 따라서 인쇄회로기판의 배선층을 줄이기 위해서, 도 1에 도시된 바와 같이, 적층되는 반도체 칩(60, 73) 사이에 매개 칩(72; interposer chip)이 적용되는 경우가 있다.
도 1을 참조하면, SIP(100)는 인쇄회로기판(71) 상부면에 두 개의 반도체 칩(60, 73)이 적층되어 있으며, 하부 칩(60)과 상부 칩(73) 사이에 매개 칩(72)이 개재된 구조를 갖는다. 매개 칩(72)에 형성된 배선층(74)에 의해 하부 칩(60)과 상부 칩(73)이 연결된다. 즉 상부 칩(73)은 매개 칩의 배선층(74)의 일단과 제 1 본딩 와이어(75)에 의해 연결되고, 배선층(74)의 타단과 하부 칩(60)은 제 2 본딩 와이어(76)에 의해 연결된다. 그리고 하부 칩(60)과 인쇄회로기판(71)은 제 3 본딩 와이어(77)에 의해 연결된다.
그런데 매개 칩(72)은 적층 시 하나의 반도체 칩 역할을 하여 SIP(100)의 두께를 증가시키기 때문에, SIP(100) 박형화에 장애 요인으로 작용하다.
이를 해소하기 위해서, 하부 칩 상에 재배선층 형성을 통하여 매개 칩(interposer chip) 역할을 대신하려는 구조의 SIP도 제안되고 있다. 매개용 재배선층의 경우 가급적 단층으로 구현을 시도하고 있으나, SIP의 복잡도가 높아짐에 따라 2층으로의 구현이 필요한 경우가 증가하고 있다.
2층의 재배선층은 팹(FAB) 공정에서 형성하거나 팹 공정이 완료된 이후에 웨 이퍼 레벨(wafer level)에서 형성할 수 있다. 웨이퍼 레벨 공정은 팹 공정 완료후 보호층(passivation layer) 상에 재배선층을 형성하여 기존 반도체 칩의 칩 패드를 재배치하는 웨이퍼 레벨 패키지 공정이다.
팹 공정에 적용되는 재배선층의 소재로 알루미늄(Al) 또는 구리(Cu)가 있으며, 최근에는 선폭 축소에 따라 0.13㎛ 이하의 배선폭에서는 구리가 대부분 적용되고 있다. 재배선층 중에서 아날로그(analog) 및 고속 인터페이스(high speed interface)로 사용되는 재배선층(이하, 특성 재배선층)은 전원/접지(power/ground) 특성을 보강하기 위해서 다른 재배선층(이하, 비특성 재배선층)보다는 두껍게 형성할 필요가 있다. 그런데 팹 공정에서 형성된 재배선층은 선폭 및 두께에 제약이 따르기 때문에, 특성 재배선층은 저항 증가에 따른 전기적 특성이 떨어질 수 있다. 특성 재배선층의 배선 저항을 줄이기 위해서는 두께를 증가시켜야 하지만, 배선이 복잡할 경우 두께를 증가시키는 데 한계가 있다.
그리고 웨이퍼 레벨 공정에서는 필요한 두께와 폭으로 재배선층을 형성할 수는 있지만, 재배선층을 둘러싸는 절연층으로 인하여 웨이퍼 또는 칩 단위에서 휨(warpage)이 심하게 발생되어 SIP 제조 공정 상에 문제가 발생될 수 있다. 즉 웨이퍼 레벨 공정으로 2층의 재배선층을 형성할 경우, 절연층이 15㎛ 이상의 두께로 형성된다. 아울러 웨이퍼 후면 연마 공정을 진행하여 두께를 얇게 가공할 경우, 반도체 기판과 절연층 두께 차이가 줄어들기 때문에, 반도체 기판과 절연층 사이의 열팽창계수의 차이에 의해 휨이 심하게 발생될 수 있다.
따라서 본 발명의 목적은 특성 재배선층의 전기적 특성을 확보하면서, 웨이퍼 또는 칩 단위에서 휨이 발생되는 것을 억제할 수 있도록 2층의 재배선층이 형성된 SIP용 반도체 칩을 제공하는 데 있다.
상기 목적을 달성하기 위하여, 본 발명은 팹 공정을 이용하여 반도체 기판의 활성면에 형성된 비특성 재배선층과, 웨이퍼 레벨 공정을 이용하여 비특성 재배선층 상부에 형성된 특성 재배선층을 포함하는 2층의 재배선층이 형성된 SIP용 반도체 칩을 제공한다.
즉 본 발명에 따른 SIP용 반도체 칩은 활성면의 가장자리 영역을 따라서 복수의 특성 및 비특성 칩 패드가 형성된 반도체 기판을 포함한다. 비특성 재배선층은 활성면에 형성되며, 일단은 적어도 하나 이상의 비특성 칩 패드에 각기 연결되고, 일단과 연결된 타단은 활성면의 가장자리 영역에 위치한다. 보호층은 특성 칩 패드와 비특성 재배선층의 일부 영역을 제외한 상기 활성면을 덮는다. 절연층은 보호층 위에 일정 두께로 형성된다. 특성 재배선층은 절연층 사이에 형성되며, 일단은 특성 칩 패드와 연결되고, 일단과 연결된 타단은 활성면의 가장자리 영역에 위치한다. 특성 본딩 패드는 특성 재배선층 일단부 상의 절연층을 개방하여 형성된다. 그리고 특성 매개 패드는 특성 재배선층 타단부 상의 상기 절연층을 개방하여 형성된다.
본 발명에 따른 SIP용 반도체 칩은 비특성 본딩 패드와 비특성 칩 패드를 포함한다. 비특성 본딩 패드는 비특성 칩 패드와 수직으로 연결되어 일정 높이로 형 성되며, 상부면이 절연층 밖으로 노출되게 형성된다. 비특성 매개 패드는 비특성 재배선층의 타단부와 수직으로 연결되어 일정 높이로 형성되며, 상부면을 절연층 밖으로 노출되게 형성된다.
본 발명에 따른 SIP용 반도체 칩에 있어서, 특성 및 비특성 매개 패드는 특성 및 비특성 본딩 패드가 형성된 활성면의 가장자리 영역보다는 안쪽에 형성될 수 있다.
본 발명에 따른 SIP용 반도체 칩에 있어서, 특성 및 비특성 매개 패드와, 특성 및 비특성 본딩 패드는 구리이며, 상부면에 도금층이 형성되어 있다. 도금층으로는 금(Au), 은(Ag) 또는 팔라듐(Pd) 중에 어느 하나가 사용될 수 있다.
본 발명에 따른 SIP용 반도체 칩에 있어서, 특성 재배선층은 비특성 재배선층보다는 두껍고 폭이 넓게 형성된다.
그리고 본 발명에 따른 SIP용 반도체 칩은 재배선층 타단부 상의 절연층을 개방하여 형성된 본딩 패드를 더 포함한다.
이하, 첨부 도면을 참조하여 본 발명의 실시예를 보다 상세하게 설명하고자 한다.
도 2는 본 발명의 실시예에 따른 2층의 재배선층(116, 141)이 형성된 SIP용 반도체 칩(200)을 보여주는 평면도이다. 도 3은 도 2의 3-3선 단면도이다. 그리고 도 4는 도 2의 4-4선 단면도이다.
도 2 내지 도 4를 참조하면, 본 발명의 실시예에 따른 SIP용 반도체 칩(160) 은 하부 칩으로 사용되는 반도체 칩으로, 2층의 재배선층(116, 141)이 형성된 구조를 갖는다. 재배선층(116, 141)은 팹 공정을 이용하여 반도체 기판(110)의 활성면(112)에 형성된 비특성 재배선층(116)과, 웨이퍼 레벨 공정을 이용하여 비특성 재배선층(116) 상부에 형성된 특성 재배선층(141)으로 구성된다. 이때 비특성 재배선층(116)과 특성 재배선층(141)으로는 구리가 주로 사용된다.
본 발명의 실시예에 따른 SIP용 반도체 칩(160)에 대해서 구체적으로 설명하면 다음과 같다.
반도체 칩(160)은 상부면의 가장자리 둘레를 따라서 본딩 패드(142, 144)와 매개 패드(143, 145)가 형성되어 있으며, 서로 대응되는 본딩 패드(142, 144)와 매개 패드(143, 145)는 재배선층(116, 141)으로 연결된다. 본딩 패드(142, 144)와 매개 패드(143, 145)를 제외한 반도체 칩(160)의 상부면은 제 2 절연층(150)으로 덮여 보호된다.
이때 본딩 패드(142, 144)는 특성 칩 패드(114)와 수직으로 연결된 특성 본딩 패드(142)와, 비특성 칩 패드(115)와 수직으로 연결된 비특성 본딩 패드(144)를 포함한다. 매개 패드(143, 145)는 특성 재배선층(141)을 매개로 특성 본딩 패드(142)에 연결된 특성 매개 패드(143)와, 비특성 재배선층(116)을 매개로 비특성 본딩 패드(144)에 연결된 비특성 매개 패드(145)를 포함한다. 물론 매개 패드(143, 145)는 상부 칩과 와이어 본딩될 영역에 대응되게 형성되며, 본딩 패드(142, 144)는 인쇄회로기판에 와이어 본딩될 영역에 대응되게 형성된다.
본 실시예에서는 본딩 패드(142, 144)가 형성된 영역 안쪽에 매개 패드(143, 145)가 형성된 예를 개시하였지만, 패드 피치가 허락한다면 본딩 패드가 형성된 영역에 매개 패드를 형성할 수도 있고, 활성면의 가장자리 영역에 3열 이상으로 본딩 패드와 매개 패드를 형성할 수도 있다. 물론 본딩 패드(142, 144)와 매개 패드(143, 145)는 상부 칩이 부착될 영역에서 이격되게 형성하는 것이 바람직하다.
먼저 비특성 칩 패드(115)와 연결된 비특성 본딩 패드(144) 및 비특성 매개 패드(145)의 구성에 대해서 도 2 및 도 3을 참조하여 설명하면 다음과 같다. 비특성 칩 패드(115)는 비특성 재배선층(116)에 의해 재배선되어 비특성 본딩 패드(144) 및 비특성 매개 패드(145)와 연결된다.
반도체 기판(110)은 활성면(112)의 가장자리 영역을 따라서 형성된 복수의 비특성 칩 패드(115)를 포함한다. 비특성 재배선층(116)은 적어도 하나 이상의 비특성 칩 패드(115)에서 연장되어 활성면(112)에 형성되며, 비특성 칩 패드(115)에서 연장된 끝단은 비특성 매개 패드(145)가 형성될 영역에 위치한다. 이때 비특성 칩 패드(115)와 비특성 재배선층(116)은 팹 공정을 이용하여 일체로 형성되며, 일반적인 박막 증착 방법으로 형성될 수 있다.
보호층(118)이 비특성 칩 패드(115)와 비특성 재배선층(116)의 끝단에 위치하는 일부 영역을 제외한 활성면(112)을 덮도록 형성된다. 보호층(118)으로는 산화막이나 질화막이 사용될 수 있다.
제 1 절연층(120)이 보호층(118) 위에 일정 두께로 형성된다. 보호층(118)에서 개방된 영역이 노출될 수 있도록 제 1 절연층(120)에는 제 1 및 제 2 접속 구멍(121, 122)이 형성된다. 제 1 접속 구멍(121)을 통하여 비특성 칩 패드(115)가 노출되고, 제 2 접속 구멍(122)을 통하여 재배선층(116)의 끝단부가 노출된다.
제 1 절연층(120)은 폴리이미드(polyimide), 벤조사이클로부텐(benzocyclobutene; BCB), 폴리벤즈옥사졸(polybenzoxazole; PBO), 에폭시(epoxy) 등과 같은 중합체 물질(polymer)로 이루어지며, 응력 완충과 전기 절연의 기능을 한다. 제 1 절연층(120)은 통상적인 스핀 코팅(spin coating) 방법 등에 의하여 형성될 수 있다. 제 1 절연층(120)으로부터 제 1 및 제 2 접속 구멍(121, 122)을 형성하는 방법은 통상적인 사진 공정을 사용한다.
제 1 접속 구멍(121)을 포함하도록 제 1 절연층(120) 위에 비특성 본딩 패드(144)가 형성되고, 제 2 접속 구멍(122)을 포함하도록 제 1 절연층(120) 위에 비특성 매개 패드(145)가 형성된다. 비특성 본딩 패드(144)와 비특성 매개 패드(145)는 제 1 절연층(120) 위에 특성 재배선층(141)을 형성할 때 함께 형성된다.
이때 비특성 본딩 패드(144)와 비특성 매개 패드(145)의 하부에는 금속 기저층(130)이 형성된다. 금속 기저층(130) 형성 방법으로는 스퍼터링(sputtering)과 이베포레이션(evaporation)과 같은 일반적인 박막 증착 방법이 사용될 수 있다. 금속 기저층(130)은 접착층으로 크롬(Cr), 알루미늄(Al), 니켈바나듐(VNi), 티타늄(Ti) 등을 형성한 이후에, 씨드층(seed layer)으로 구리(Cu)를 형성할 수 있다.
비특성 본딩 패드(144)와 비특성 매개 패드(145)는 금속 기저층(130) 위에 구리/니켈(Cu/Ni)을 전해 도금하여 형성한다.
비특성 본딩 패드(144)와 비특성 매개 패드(145)의 상부면에 구리의 산화를 방지하고, 본딩 와이어와의 안정적인 접합성을 구현할 수 있는 도금층(149)이 형성 된다. 도금층으로는 금(Au), 은(Ag), 팔라듐(Pd) 등이 사용될 수 있다. 도금층(149)은 전해 도금 또는 무전해 도금 방법으로 형성될 수 있다.
그리고 제 2 절연층(150)이 제 1 절연층(120) 위에 일정 두께로 형성된다. 비특성 본딩 패드(144)와 비특성 매개 패드(145)가 노출될 수 있도록 제 2 절연층(150)에는 제 1 및 제 2 개방 영역(151, 152)이 형성된다. 제 1 개방 영역(151)을 통하여 비특성 본딩 패드(144)가 노출되고, 제 2 개방 영역(152)을 통하여 비특성 매개 패드(145)가 노출된다. 제 2 절연층(150)은 제 1 절연층(120)을 형성하는 공정과 동일한 방법으로 형성될 수 있다.
이때 도금층(149)을 전해 도금 방법으로 형성할 경우, 제 2 절연층(150)을 형성하기 전에 금속 기저층(130)을 전극으로 사용하여 형성한다. 도금층을 무전해 도금 방법으로 형성할 경우, 제 1 및 제 2 개방 영역을 형성한 이후에 형성한다. 본 실시예에서는 전해 도금으로 형성한 예를 개시하였다.
한편 비특성 칩 패드(115)는 전술된 설명에서와 같이 비특성 재배선층(116)에 의해 재배선될 수도 있고, 재배선되지 않고 비특성 칩 패드(115)와 수직으로 연결되어 제 2 절연층(150) 밖으로 노출되게 비특성 본딩 패드(144a)만 형성될 수도 있다.
또는 칩 패드(115a) 자체를 재배선하여 본딩 패드(144b)를 형성할 수도 있다. 즉 사진 공정의 한계에 의해서 발생하는 파인 패드 피치(pine pad pitch) 구현 제한 문제는, 칩 패드(115a)의 재배치를 통해 해결할 수 있다.
다음으로 특성 칩 패드(114)와 연결된 특성 본딩 패드(142) 및 특성 매개 패 드(143)의 구성에 대해서 도 2 및 도 4를 참조하여 설명하면 다음과 같다. 특성 칩 패드(114)는 특성 재배선층(141)에 의해 재배선되어 특성 본딩 패드(142) 및 특성 매개 패드(143)와 연결된다.
반도체 기판(110)은 활성면(112)의 가장자리 영역을 따라서 복수의 특성 칩 패드(114)가 형성된다. 특성 칩 패드(114)가 노출될 수 있도록 보호층(118)이 형성된다.
특성 칩 패드(114)가 노출될 수 있도록 제 1 절연층(120)이 보호층(118) 위에 형성된다. 특성 칩 패드(114)는 제 1 절연층(120)에 형성된 제 3 접속 구멍(123)을 통하여 노출된다.
특성 재배선층(141)이 제 3 접속 구멍(123)을 통하여 특성 칩 패드(114)와 연결되어 제 1 절연층(120) 위에 형성된다. 물론 특성 재배선층(141)의 하부에는 금속 기저층(130)이 형성된다.
그리고 특성 재배선층(141)의 양단이 제 3 및 4 개방 영역(153, 154)을 통하여 노출되게 제 2 절연층(150)이 형성된다. 제 3 개방 영역(153)을 통하여 노출된 특성 재배선층(141)의 일단부가 특성 본딩 패드(142)로 사용되고, 제 4 개방 영역(154)을 통하여 노출된 특성 재배선층(141)의 타단부가 특성 매개 패드(143)로 사용된다. 이때 특성 본딩 패드(142)는 특성 칩 패드(114)의 상부에 위치한다. 특성 본딩 패드(142)와 특성 매개 패드(143)의 상부면에는 도금층(149)이 형성된다.
따라서 웨이퍼 레벨 공정을 이용하여 특성 재배선층(141)을 비특성 재배선층(116)에 비해서 두껍고 폭이 넓게 형성할 수 있기 때문에, 특성 재배선층(141)의 전기적 특성을 확보할 수 있다. 그리고 팹 공정과 웨이퍼 레벨 공정을 각각 이용하여 2층의 재배선층(116, 141)을 형성함으로써, 웨이퍼 또는 칩 단위에서 휨이 발생되는 것을 억제할 수 있다.
이와 같은 반도체 칩(160)을 이용한 SIP(200)가 도 5에 도시되어 있다. 도 5를 참조하면, SIP(200)는 인쇄회로기판(171)의 본 실시예에 따른 반도체 칩(160; 하부 칩)이 실장되고, 하부 칩(160)의 중심 영역에 상부 칩(173)이 적층된 구조를 갖는다. 이때 상부 칩(173)은 하부 칩(172)의 상부면의 가장자리 둘레에 형성된 본딩 패드(142, 144)와 매개 패드(143, 145)와 이격된 위치에 부착된다.
상부 칩(173)과 하부 칩의 매개 패드(143, 145)는 제 1 본딩 와이어(175)에 의해 전기적으로 연결되고, 하부 칩의 본딩 패드(142, 144)는 제 2 본딩 와이어(176)를 매개로 인쇄회로기판(171)과 전기적으로 연결된다. 매개 패드(143, 145)는 재배선층(116, 141)을 매개로 대응되는 본딩 패드(142, 144)와 전기적으로 연결된다.
이때 특성 매개 패드(143)는 웨이퍼 레벨 공정을 통하여 형성된 특성 재배선층(141)을 매개로 특성 본딩 패드(142)에 연결된다. 비특성 매개 패드(145)는 팹 공정을 통하여 형성된 비특성 재배선층(116)을 매개로 비특성 본딩 패드(144)에 연결된다.
한편, 본 명세서와 도면에 개시된 본 발명의 실시예들은 이해를 돕기 위해 특정 예를 제시한 것에 지나지 않으며, 본 발명의 범위를 한정하고자 하는 것은 아니다. 여기에 개시된 실시예들 이외에도 본 발명의 기술적 사상에 바탕을 둔 다른 변형예들이 실시 가능하다는 것은, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 자명한 것이다.
따라서 본 발명의 구조를 따르면 특성 재배선층은 웨이퍼 레벨 공정으로 필요한 두께와 폭으로 형성함으로써, 특성 재배선층의 전기적 특성을 확보할 수 있다.
그리고 비특성 재배선층은 팹 공정을 이용하여 반도체 기판의 활성면에 형성하고, 특성 재배선층은 웨이퍼 레벨 공정을 이용하여 비특성 재배선층 위에 형성함으로써, 웨이퍼 레벨 공정으로 형성되는 재배선층이 단층이기 때문에, 웨이퍼 또는 칩 단위에서 휨이 발생되는 것을 억제할 수 있다.
또한 칩 패드 자체를 재배선하여 본딩 패드를 재배치함으로써, 사진 공정의 한계에 의해서 발생하는 파인 패드 피치 구현 제한 문제를 해소할 수 있다.

Claims (7)

  1. 활성면의 가장자리 영역을 따라서 복수의 특성 및 비특성 칩 패드가 형성된 반도체 기판과;
    상기 활성면에 형성되며, 일단은 적어도 하나 이상의 상기 비특성 칩 패드에 각기 연결되고, 상기 일단과 연결된 타단은 상기 활성면의 가장자리 영역에 위치하는 비특성 재배선층과;
    상기 특성 칩 패드와 상기 비특성 재배선층의 일부 영역을 제외한 상기 활성면을 덮는 보호층과;
    상기 보호층 위에 일정 두께로 형성된 절연층과;
    상기 절연층 사이에 형성되며, 일단은 상기 특성 칩 패드와 연결되고, 상기 일단과 연결된 타단은 상기 활성면의 가장자리 영역에 위치하는 특성 재배선층과;
    상기 특성 재배선층 일단부 상의 상기 절연층을 개방하여 형성된 특성 본딩 패드와;
    상기 특성 재배선층 타단부 상의 상기 절연층을 개방하여 형성된 특성 매개 패드;를 포함하는 것을 특징으로 하는 2층의 재배선층이 형성된 에스아이피용 반도체 칩.
  2. 제 1항에 있어서,
    상기 비특성 칩 패드와 수직으로 연결되어 일정 높이로 형성되며, 상부면이 상기 절연층 밖으로 노출되는 비특성 본딩 패드와;
    상기 비특성 재배선층의 타단부와 수직으로 연결되어 일정 높이로 형성되며, 상부면이 상기 절연층 밖으로 노출되는 비특성 매개 패드;를 더 포함하는 것을 특징으로 하는 2층의 재배선층이 형성된 에스아이피용 반도체 칩.
  3. 제 2항에 있어서,
    상기 특성 및 비특성 매개 패드는 상기 특성 및 비특성 본딩 패드가 형성된 상기 활성면의 가장자리 영역보다는 안쪽에 형성된 것을 특징으로 하는 2층의 재배선층이 형성된 에스아이피용 반도체 칩.
  4. 제 3항에 있어서,
    상기 특성 및 비특성 매개 패드와, 상기 특성 및 비특성 본딩 패드는 구리이며, 상부면에 도금층이 형성된 것을 특징으로 하는 2층의 재배선층이 형성된 에스아이피용 반도체 칩.
  5. 제 4항에 있어서,
    상기 도금층은 금(Au), 은(Ag) 또는 팔라듐(Pd) 중에 어느 하나인 것을 특징으로 하는 2층의 재배선층이 형성된 에스아이피용 반도체 칩.
  6. 제 1항에 있어서,
    상기 특성 재배선층은 상기 비특성 재배선층보다는 두껍고 폭이 넓게 형성된 것을 특징으로 2층의 재배선층이 형성된 에스아이피용 반도체 칩.
  7. 제 1항에 있어서, 상기 재배선층 타단부 상의 상기 절연층을 개방하여 형성된 본딩 패드;를 더 포함하는 것을 특징으로 하는 2층의 재배선층이 형성딘 에스아이피용 반도체 칩.
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* Cited by examiner, † Cited by third party
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KR100891530B1 (ko) * 2007-07-27 2009-04-06 주식회사 하이닉스반도체 반도체 패키지 및 이의 제조 방법

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