KR100891530B1 - 반도체 패키지 및 이의 제조 방법 - Google Patents

반도체 패키지 및 이의 제조 방법 Download PDF

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KR100891530B1 KR20070076008A KR20070076008A KR100891530B1 KR 100891530 B1 KR100891530 B1 KR 100891530B1 KR 20070076008 A KR20070076008 A KR 20070076008A KR 20070076008 A KR20070076008 A KR 20070076008A KR 100891530 B1 KR100891530 B1 KR 100891530B1
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Abstract

반도체 패키지 및 이의 제조 방법이 개시되어 있다. 반도체 패키지는 본딩 패드를 갖는 반도체 칩, 상기 반도체 칩을 덮고 상기 본딩 패드를 노출하는 개구를 갖는 제1 절연막 패턴, 상기 제1 절연막 패턴 상에 배치되고, 상기 본딩 패드와 전기적으로 접촉되며, 전도성 고분자를 포함하는 재배선 패턴 및 상기 제1 절연막 패턴을 덮고 상기 재배선 패턴의 일부를 노출하는 개구를 갖는 제2 절연막 패턴을 포함한다. 웨이퍼 레벨 패키지와 같은 반도체 패키지에서 본딩 패드와 전기적으로 연결되는 재배선 패턴을 형성하는 공정수를 크게 감소시켜 반도체 패키지의 전체 제조 공정수를 크게 감소 시킬 뿐만 아니라 불량률을 크게 감소시킬 수 있는 효과를 갖는다.

Description

반도체 패키지 및 이의 제조 방법{SEMICONDUCTOR PACAKGE AND METHOD OF MANUFACTURING THEREOF}
도 1은 본 발명의 일실시예에 의한 반도체 패키지를 도시한 평면도이다.
도 2는 도 1의 I-I' 선을 따라 절단한 단면도이다.
도 3 내지 도 8들은 본 발명의 일실시예에 의한 반도체 패키지의 제조 방법을 도시한 단면도들 및 평면도들이다.
도 9 내지 도 12들은 본 발명의 다른 실시예에 의한 반도체 패키지의 제조 방법을 도시한 평면도들 및 단면도이다.
도 13 내지 도 15들은 본 발명의 또 다른 실시예에 의한 반도체 패키지의 제조 방법을 도시한 평면도 및 단면도들이다.
도 16 및 도 17은 본 발명의 또 다른 실시예에 의한 반도체 패키지의 제조 방법을 도시한 평면도 및 단면도이다.
본 발명은 반도체 패키지 및 이의 제조 방법에 관한 것이다.
최근 들어, 반도체 제조 기술의 개발에 따라 단시간 내에 보다 많은 데이터 를 처리하기에 적합한 반도체 소자를 포함하는 반도체 패키지가 개발되고 있다.
반도체 패키지는 순도 높은 실리콘으로 이루어진 웨이퍼 상에 반도체 칩을 제조하는 반도체 칩 제조 공정, 반도체 칩을 전기적으로 검사하는 다이 소팅 공정 및 양품 반도체 칩을 패키징하는 패키징 공정 등을 통해 제조된다.
최근에는 패키징 공정의 기술 개발에 의하여 제조된 반도체 패키지의 사이즈가 반도체 칩 사이즈의 약 100% 내지 105%에 불과한 웨이퍼 레벨 패키지 및 반도체 패키지의 데이터 저장 용량 및 데이터 처리 속도를 향상시키기 위해서 복수개의 반도체 칩들을 상호 적층 시킨 적층 반도체 패키지(stacked semiconductor package) 등이 개발되고 있다.
이들 중 웨이퍼 레벨 패키지를 제조하기 위해서는 일반적으로 반도체 칩의 상면에 형성된 본딩 패드와 전기적으로 연결된 재배선 패턴을 필요로 한다.
재배선 패턴은 주로 포토리소그라피 공정 또는 도금 공정을 통해 형성된다.
포토리소그라피 공정을 통해 웨이퍼 레벨 패키지의 재배선 패턴을 형성하기 위해서는 반도체 칩 상에 본딩 패드와 접속된 금속막을 형성, 금속막 상에 포토레지스트 패턴을 형성, 포토레지스트 패턴을 식각 마스크로 이용하여 금속막을 패터닝하여 재배선 패턴 형성 및 포토레지스트 패턴을 반도체 칩으로부터 제거하는 공정 등을 필요로 한다.
도금 공정을 통해 웨이퍼 레벨 패키지의 재배선 패턴을 형성하기 위해서는 반도체 칩 상에 금속 씨드 패턴 형성, 금속 씨드 패턴 상에 포토레지스트 패턴 형성, 포토레지스트 패턴을 도금 마스크로 이용하여 금속 씨드 패턴 상에 재배선 패 턴을 형성, 포토레지스트 패턴을 제거 및 재배선 패턴을 이용하여 금속 씨드 패턴을 제거하는 공정 등을 필요로 한다.
상술한 바와 같이 포토리소그라피 공정 및 도금 공정을 통해 웨이퍼 레벨 패키지의 재배선 패턴을 형성할 경우, 재배선 패턴을 형성하기 위한 공정수가 크게 증가되는 문제점을 갖는다.
본 발명은 재배선 패턴을 형성하기 위한 공정수를 감소시키기에 적합한 구조를 갖는 반도체 패키지를 제공한다.
본 발명은 재배선 패턴을 형성하기 위한 공정수를 감소시킨 반도체 패키지의 제조 방법을 제공한다.
본 발명의 목적을 구현하기 위한 반도체 패키지는 본딩 패드를 갖는 반도체 칩, 상기 반도체 칩을 덮고 상기 본딩 패드를 노출하는 개구를 갖는 제1 절연막 패턴, 상기 제1 절연막 패턴 상에 배치되고, 상기 본딩 패드와 전기적으로 접촉되며, 전도성 고분자를 포함하는 재배선 패턴 및 상기 제1 절연막 패턴을 덮고 상기 재배선 패턴의 일부를 노출하는 개구를 갖는 제2 절연막 패턴을 포함한다.
반도체 패키지의 상기 재배선 패턴은 감광 물질을 포함한다.
반도체 패키지의 상기 본딩 패드는 상기 반도체 칩의 상면 중앙에 배치되고, 상기 재배선 패턴은 상기 반도체 칩의 상기 상면 에지를 향해 연장된다.
본 발명의 목적을 구현하기 위한 반도체 패키지의 제조 방법은 본딩 패드를 갖는 반도체 칩 상에 상기 본딩 패드를 노출하는 개구를 갖는 제1 절연막 패턴을 형성하는 단계, 상기 제1 절연막 패턴 상에 상기 본딩 패드에 전기적으로 접속되며 전도성 고분자를 포함하는 재배선 패턴을 형성하는 단계 및 상기 제1 절연막 패턴을 덮고 상기 재배선 패턴의 일부를 노출하는 개구를 갖는 제2 절연막 패턴을 형성하는 단계를 포함한다.
상기 재배선 패턴을 형성하는 단계는 캐리어 기판상에 감광물질 및 전도성 고분자를 포함하는 도전막을 배치하는 단계, 상기 도전막을 노광하여 상기 도전막 상에 예비 재배선 패턴을 형성하는 단계, 상기 예비 재배선 패턴을 상기 본딩 패드와 전기적으로 접속하는 단계 및 상기 도전막 중 노광되지 않은 부분을 상기 캐리어 기판으로부터 제거하는 단계를 포함한다.
상기 예비 재배선 패턴을 상기 본딩 패드와 접속하는 단계는 상기 도전막에 열 및 압력을 가하는 단계를 더 포함한다.
상기 재배선 패턴을 형성하는 단계는 캐리어 기판상에 감광물질 및 전도성 고분자를 포함하는 도전막을 배치하는 단계, 상기 도전막을 노광하는 단계, 상기 도전막 중 노광되지 않은 부분을 상기 캐리어 기판으로부터 제거하여 예비 재배선 패턴을 형성하는 단계 및 상기 예비 재배선 패턴을 상기 본딩 패드와 전기적으로 접속하는 단계를 포함한다.
상기 예비 재배선 패턴을 상기 본딩 패드와 접속하는 단계는 상기 도전막에 열 및 압력을 가하는 단계를 더 포함한다.
상기 재배선 패턴을 형성하는 단계는 상기 반도체 칩 상에 상기 본딩 패드를 덮고, 감광물질 및 전도성 고분자를 포함하는 도전막을 배치하는 단계, 상기 도전막을 노광하여, 상기 도전막 상에 상기 본딩 패드와 전기적으로 연결된 예비 재배선 패턴을 형성하는 단계 및 상기 도전막 중 노광되지 않은 부분을 상기 반도체 칩으로부터 제거하여 재배선 패턴을 형성하는 단계를 포함한다.
상기 예비 재배선 패턴을 형성하는 단계는 상기 도전막에 열 및 압력을 가하는 단계를 더 포함한다.
상기 재배선 패턴을 형성하는 단계는 상기 반도체 칩 상에 상기 본딩 패드를 노출하는 슬릿 형상의 개구를 갖는 패턴 마스크를 배치하는 단계, 상기 패턴 마스크의 상기 개구에 선택적으로 유동성을 갖는 전도성 고분자를 포함하는 도전 물질을 채워 넣어 예비 재배선 패턴을 형성하는 단계 및 상기 예비 재배선 패턴을 경화하여 재배선 패턴을 형성하는 단계를 포함하며, 상기 도전 물질은 경화제를 더 포함한다.
이하, 첨부된 도면들을 참조하여 본 발명의 실시예들에 따른 반도체 패키지 및 이의 제조 방법에 대하여 상세하게 설명하지만, 본 발명이 하기의 실시예들에 제한되는 것은 아니며, 해당 분야에서 통상의 지식을 가진 자라면 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 본 발명을 다양한 다른 형태로 구현할 수 있을 것이다.
도 1은 본 발명의 일실시예에 의한 반도체 패키지를 도시한 평면도이다. 도 2는 도 1의 I-I' 선을 따라 절단한 단면도이다.
도 1 및 도 2를 참조하면, 반도체 패키지(100)는 반도체 칩(10), 제1 절연막 패턴(20), 재배선 패턴(30) 및 제2 절연막 패턴(40)을 포함한다.
반도체 칩(10)은 반도체 칩 몸체(1), 본딩 패드(5)를 포함한다. 이에 더하여, 반도체 칩(10)은 데이터 저장부(미도시), 데이터 처리부(미도시), 퓨즈 박스(7) 및 보호막 패턴(9)을 포함한다.
반도체 칩 몸체(1)는, 예를 들어, 직육면체 형상을 갖는다. 반도체 칩 몸체(1)는 본딩 패드(5)가 형성되는 제1 면(2) 및 제1 면(2)과 대향하는 제2 면(3)을 갖는다.
본딩 패드(5)는, 예를 들어, 반도체 칩 몸체(1)의 제1 면(2)의 중앙부에 배치된다.
데이터 저장부는 데이터를 저장하는 역할을 하며, 데이터 처리부는 데이터를 처리하는 역할을 한다. 데이터 저장부 및/또는 데이터 처리부는 본딩 패드(5)와 전기적으로 연결된다.
퓨즈 박스(7)는 반도체 칩 몸체(1)의 제1 면(2)상에 배치되며, 데이터 저장부를 리페어 하기 위한 퓨즈(미도시)들을 포함한다.
보호막 패턴(9)은 제1 면(2) 상에 배치되며, 보호막 패턴(9)은 본딩 패드(5) 및 퓨즈 박스(7)를 노출하는 개구를 갖는다.
제1 절연막 패턴(20)은 반도체 칩(1)의 제1 면(2) 상에 배치된다. 제1 절연막 패턴(20)은 퓨즈 박스(7)는 덮고 본딩 패드(5)는 노출하는 개구를 갖는다. 제1 절연막 패턴(20)은 퓨즈 박스(7)를 덮어 퓨즈 박스(7)의 퓨즈들이 후술 될 재배선 패턴(30)과 전기적으로 접촉하는 것을 방지한다.
재배선 패턴(30)은 제1 절연막 패턴(20) 상에 배치되고, 재배선 패턴(30)의 일측 단부는 제1 절연막 패턴(20)의 개구에 의하여 노출된 각 본딩 패드(5)와 전기적으로 접속된다.
본 실시예에서, 재배선 패턴(30)은 전도성 고분자(conductive polymer)를 포함한다. 전도성 고분자를 포함하는 재배선 패턴(30)은 선택적으로 감광 물질을 더 포함할 수 있다. 이와 다르게, 전도성 고분자를 포함하는 재배선 패턴(30)은 선택적으로 전도성 고분자를 고정 시키기 위한 경화제를 더 포함할 수 있다.
전도성 고분자를 포함하는 재배선 패턴(30)의 일측 단부는 본딩 패드(5)와 전기적으로 접속되고, 재배선 패턴(30)의 일측 단부와 대향하는 타측 단부는 반도체 칩(1)의 제1 면(2)의 에지쪽으로 연장된다. 일측 단부가 본딩 패드(5)에 전기적으로 연결되고, 타측 단부가 반도체 칩(1)의 제1 면(2)의 에지쪽으로 연장된 재배선 패턴(30)은, 평면상에서 보았을 때, 라인 형상을 갖는다.
전도성 고분자를 포함하는 재배선 패턴(30)을 절연하기 위해 제1 절연막 패턴(20) 상에는 전면적에 걸쳐 제2 절연막 패턴(40)이 배치된다. 제2 절연막 패턴(40)은 재배선 패턴(30)의 상기 타측 단부를 노출하는 개구를 갖는다.
한편, 제2 절연막 패턴(40)의 개구에 의하여 노출된 재배선 패턴(30)을 갖는 적어도 2 개의 반도체 패키지들은 상호 적층 될 수 있다.
도 3 내지 도 8들은 본 발명의 일실시예에 의한 반도체 패키지의 제조 방법을 도시한 단면도들 및 평면도들이다.
도 3을 참조하면, 반도체 패키지를 제조하기 위하여, 예를 들어, 반도체 칩(10)이 반도체 소자 제조 공정을 통해 제조된다.
반도체 칩(10)은 반도체 칩 몸체(1)를 갖는다. 반도체 칩 몸체(1)는 반도체 소자 제조 공정을 통해 형성된 데이터 저장부(미도시), 데이터 처리부(미도시) 및 본딩 패드(5)를 포함한다. 본딩 패드(5)는 데이터 저장부 및/또는 데이터 처리부와 전기적으로 연결된다. 이에 더하여 반도체 칩 몸체(1)는 데이터 저장부를 리페어 하기 위한 퓨즈들을 포함하는 퓨즈 박스(7)를 더 포함할 수 있다.
반도체 칩 몸체(1)에 데이터 저장부, 데이터 처리부, 본딩 패드(5) 및 퓨즈 박스(7) 등이 형성된 후, 반도체 칩 몸체(1)의 제1 면(2) 상에는 본딩 패드(5) 및 퓨즈 박스(7)를 개구하는 개구를 갖는 보호막 패턴(9)이 형성된다.
보호막 패턴(9)이 형성된 후, 보호막 패턴(9) 상에는 제1 절연막 패턴(20)이 형성된다. 제1 절연막 패턴(20)은, 예를 들어, 유기막일 수 있다. 제1 절연막 패턴(20)은 퓨즈 박스(7)는 덮고, 본딩 패드(5)는 노출하는 개구(22)를 갖는다.
도 4 및 도 5를 참조하면, 반도체 패키지를 제조하기 위하여, 캐리어 기판(37) 상에는 전면적에 걸쳐 전도성 고분자(conductive polymer) 및 감광 물질을 포함하는 도전막(35)이 전면적에 걸쳐 형성된다. 감광 물질은, 예를 들어, 포지티브 타입 감광 물질 또는 네거티브 타입 감광 물질을 포함할 수 있다.
도 6을 참조하면, 전도성 고분자 및 감광 물질을 포함하는 도전막(35)은 패턴 마스크(미도시)를 이용하여 노광 되어 도전막(35)에는 예비 재배선 패턴(36)이 형성된다. 예비 재배선 패턴(36)의 일측 단부는 앞서 설명된 본딩 패드(5)와 대응하는 위치에 형성된다. 예비 재배선 패턴(36)은, 평면상에서 보았을 때, 라인 형상 을 갖는다.
도 7을 참조하면, 캐리어 기판(37) 상에 배치된 예비 재배선 패턴(36)이 형성된 도전막(35)은 반도체 칩(10)의 반도체 칩 몸체(1)의 제1 면(2) 상에 배치된다. 이때, 예비 재배선 패턴(36)의 일측 단부는 반도체 칩(10)의 각 본딩 패드(5)와 전기적으로 연결된다.
이어서, 도전막(35)에는 열 및 압력이 인가되고 이로 인해 도전막(35) 및 예비 재배선 패턴(36)은 반도체 칩(10)의 제1 면(2) 상에 열압착된다.
도 8을 참조하면, 캐리어 기판(37)은 도전막(35)으로부터 제거된다. 이때, 캐리어 기판(37) 및 도전막(35) 사이의 부착력이 도전막(35) 및 반도체 칩(10) 사이의 부착력보다 작도록 함으로서 캐리어 기판(37)은 도전막(35)으로부터 쉽게 제거될 수 있다.
도 2를 다시 참조하면, 반도체 칩(10)으로부터 캐리어 기판(37)이 제거됨에 따라 반도체 칩(10) 상에는 예비 재배선 패턴(36) 및 노광되지 않은 도전막(35)이 함께 남게 된다. 이때, 노광되지 않은 도전막(35)은 현상 공정 등을 통하여 반도체 칩(10)으로부터 제거되어 반도체 칩(10) 상에는 재배선 패턴(30)이 형성된다.
재배선 패턴(30)이 형성된 후, 제1 절연막 패턴(20) 상에는 제2 절연막 패턴(40)이 형성되어 반도체 패키지(100)가 제조된다. 제2 절연막 패턴(40)은 전도성 고분자를 포함하는 재배선 패턴(30)의 단부를 노출하는 개구를 갖는다.
도 9 내지 도 12들은 본 발명의 다른 실시예에 의한 반도체 패키지의 제조 방법을 도시한 평면도들 및 단면도이다.
도 3을 다시 참조하면, 반도체 패키지를 제조하기 위하여, 예를 들어, 반도체 칩(10)이 반도체 소자 제조 공정을 통해 제조된다.
반도체 칩(10)은 반도체 칩 몸체(1)를 갖는다. 반도체 칩 몸체(1)는 반도체 소자 제조 공정을 통해 형성된 데이터 저장부(미도시), 데이터 처리부(미도시) 및 본딩 패드(5)를 포함한다. 본딩 패드(5)는 데이터 저장부 및/또는 데이터 처리부와 전기적으로 연결된다. 이에 더하여 반도체 칩 몸체(1)는 데이터 저장부를 리페어 하기 위한 퓨즈들을 포함하는 퓨즈 박스(7)를 더 포함할 수 있다.
반도체 칩 몸체(1)에 데이터 저장부, 데이터 처리부, 본딩 패드(5) 및 퓨즈 박스(7) 등이 형성된 후, 반도체 칩 몸체(1)의 제1 면(2) 상에는 본딩 패드(5) 및 퓨즈 박스(7)를 개구하는 개구를 갖는 보호막 패턴(9)이 형성된다.
보호막 패턴(9)이 형성된 후, 보호막 패턴(9) 상에는 제1 절연막 패턴(20)이 형성된다. 제1 절연막 패턴(20)은, 예를 들어, 유기막일 수 있다. 제1 절연막 패턴(20)은 퓨즈 박스(7)는 덮고, 본딩 패드(5)는 노출하는 개구(22)를 갖는다.
도 9를 참조하면, 반도체 패키지를 제조하기 위하여, 캐리어 기판(37) 상에는 전면적에 걸쳐 전도성 고분자(conductive polymer) 및 감광 물질을 포함하는 도전막(35)이 전면적에 걸쳐 형성된다. 감광 물질은, 예를 들어, 포지티브 타입 감광 물질 또는 네거티브 타입 감광 물질을 포함할 수 있다.
도 10을 참조하면, 전도성 고분자 및 감광 물질을 포함하는 도전막(35)은 패턴 마스크(미도시)를 이용하여 노광 되어 도전막(35) 상에는 예비 재배선 패턴(36)이 형성된다. 예비 재배선 패턴(36)의 일측 단부는 앞서 도 3을 통해 설명된 본딩 패드(5)와 대응하는 위치에 형성된다. 예비 재배선 패턴(36)은, 평면상에서 보았을 때, 라인 형상을 갖는다.
도 11을 참조하면, 예비 재배선 패턴(36)이 도전막(35)에 형성된 후, 도전막(35) 중 노광 되지 않은 부분은 캐리어 기판(37)으로부터 제거되고, 이로 인해 캐리어 기판(37) 상에는 재배선 패턴(30)이 형성된다.
도 12를 참조하면, 캐리어 기판(37) 상에 형성된 재배선 패턴(30)은 반도체 칩(10)의 반도체 칩 몸체(1)의 제1 면(2) 상에 배치된다. 이때, 재배선 패턴(30)의 일측 단부는 반도체 칩(10)의 각 본딩 패드(5)와 전기적으로 연결된다.
이어서, 재배선 패턴(30)에는 열 및 압력이 인가되고 이로 인해 재배선 패턴(30)은 반도체 칩(10)의 제1 면(2) 상에 열 압착된다.
재배선 패턴(30)이 반도체 칩(10)의 제1 면(2) 상에 열 압착 된 후, 캐리어 기판(37)은 재배선 패턴(30)으로부터 제거된다. 이때, 캐리어 기판(37) 및 재배선 패턴(30) 사이의 부착력이 재배선 패턴(30) 및 반도체 칩(10) 사이의 부착력보다 작도록 함으로서 캐리어 기판(37)은 재배선 패턴(30)으로부터 쉽게 제거될 수 있다.
재배선 패턴(30)이 반도체 칩(10) 상에 형성된 후, 제1 절연막 패턴(20) 상에는 제2 절연막 패턴(40)이 형성되어 반도체 패키지(100)가 제조된다. 제2 절연막 패턴(40)은 전도성 고분자를 포함하는 재배선 패턴(30)의 단부를 노출하는 개구를 갖는다.
도 13 내지 도 15들은 본 발명의 또 다른 실시예에 의한 반도체 패키지의 제 조 방법을 도시한 평면도 및 단면도들이다.
도 13 및 도 14를 참조하면, 반도체 칩(10)의 제1 면(2)상에는 전면적에 걸쳐 감광 물질을 갖는 전도성 고분자를 포함하는 도전막(35)이 직접 형성된다. 전도성 고분자를 갖는 도전막(35)은 스핀 코팅 공정, 스프레이 공정 등을 통해 형성될 수 있다.
도전막(35)이 형성된 후, 도전막은 패턴 마스크(미도시)를 통해 노광되어 도전막(35) 상에는, 평면상에서 보았을 때, 라인 형상을 갖는 예비 재배선 패턴(36)이 형성된다. 예비 재배선 패턴(36)의 일측 단부는 반도체 칩(10)의 보호막 패턴(9)으로부터 노출된 본딩 패드(5)와 전기적으로 연결된다.
도전막(35)에 예비 재배선 패턴(36)이 형성된 후, 도전막(35) 중 노광되지 않은 부분은, 예를 들어, 현상 공정 등을 통해 반도체 칩(10)으로부터 제거되어, 바도체 칩(10)의 제2 면(2) 상에는 본딩 패드(5)와 전기적으로 연결된 재배선 패턴(30)이 형성된다.
재배선 패턴(30)이 형성된 후, 재배선 패턴(30)의 상면에는 롤러(33) 등을 통해 가압되어 재배선 패턴(30)은 반도체 기판(10)의 제1 절연막 패턴(20) 상에 밀착되며, 이때, 재배선 패턴(30) 및 제1 절연막 패턴(20)의 접착력을 증가시키기 위해 롤러(33)에 열을 인가할 수 있다.
도 2를 다시 참조하면, 반도체 칩(10)의 제1 절연막 패턴(20) 상에 재배선 패턴(30)이 형성된 후, 제1 절연막 패턴(20) 상에는 제2 절연막 패턴(40)이 형성되어 반도체 패키지(100)가 제조된다. 제2 절연막 패턴(40)은 전도성 고분자를 포함 하는 재배선 패턴(30)의 단부를 노출하는 개구를 갖는다.
도 16 및 도 17은 본 발명의 또 다른 실시예에 의한 반도체 패키지의 제조 방법을 도시한 평면도 및 단면도이다.
도 16을 참조하면, 반도체 패키지를 제조하기 위해서, 도 2에 도시된 바와 같이 본딩 패드(5)를 갖는 반도체 칩(10)이 먼저 제조된다. 본딩 패드(5)를 갖는 반도체 칩(10)이 제조된 후, 반도체 칩(10)의 제1 면(2) 상에는 패턴 마스크(70)가 배치된다. 패턴 마스크(70)는 슬릿 형상의 개구(75)를 갖고, 본딩 패드(5)는 슬릿 형상의 개구(75)에 의하여 노출된다.
도 17을 참조하면, 슬릿 형상의 개구(75)를 갖는 패턴 마스크(70)가 반도체 칩(10)의 제1 면(2) 상에 배치된 후, 패턴 마스크(70)의 상면에는 유동성을 갖는 전도성 고분자(31)를 포함하는 도전 물질이 배치되고, 전도성 고분자(31)는 스크레이퍼(77)를 이용하여 슬릿 형상의 개구(75)를 채우고 이로 인해 반도체 칩(10)의 제1 면(2) 상에는 본딩 패드(5)와 전기적으로 연결된 재배선 패턴(30)이 인쇄 방식으로 형성된다. 본 실시예에서, 도전 물질은 열 등에 의하여 경화되는 경화제를 포함한다.
이어서, 패턴 마스크(70)는 반도체 칩(10)으로부터 제거되고, 재배선 패턴(30)은 경화 공정에 의하여 경화된다.
도 2를 다시 참조하면, 반도체 칩(10)의 제1 절연막 패턴(20) 상에 재배선 패턴(30)이 형성된 후, 제1 절연막 패턴(20) 상에는 제2 절연막 패턴(40)이 형성되어 반도체 패키지(100)가 제조된다. 제2 절연막 패턴(40)은 전도성 고분자를 포함 하는 재배선 패턴(30)의 단부를 노출하는 개구를 갖는다.
이상에서 상세하게 설명한 바에 의하면, 웨이퍼 레벨 패키지와 같은 반도체 패키지에서 본딩 패드와 전기적으로 연결되는 재배선 패턴을 형성하는 공정수를 크게 감소시켜 반도체 패키지의 전체 제조 공정수를 크게 감소 시킬 뿐만 아니라 불량률을 크게 감소시킬 수 있는 효과를 갖는다.
앞서 설명한 본 발명의 상세한 설명에서는 본 발명의 실시예들을 참조하여 설명하였지만, 해당 기술분야의 숙련된 당업자 또는 해당 기술분야에 통상의 지식을 갖는 자라면 후술될 특허청구범위에 기재된 본 발명의 사상 및 기술 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.

Claims (11)

  1. 본딩 패드를 갖는 반도체 칩;
    상기 반도체 칩을 덮고 상기 본딩 패드를 노출하는 개구를 갖는 제1 절연막 패턴;
    상기 제1 절연막 패턴 상에 배치되고, 상기 본딩 패드와 전기적으로 접촉되며, 전도성 고분자 및 상기 전도성 고분자를 고정하기 위한 경화제를 포함하는 재배선 패턴; 및
    상기 제1 절연막 패턴을 덮고 상기 재배선 패턴의 일부를 노출하는 개구를 갖는 제2 절연막 패턴을 포함하는 반도체 패키지.
  2. 제1항에 있어서,
    상기 재배선 패턴은 감광 물질을 포함하는 것을 특징으로 하는 반도체 패키지.
  3. 본딩 패드를 갖는 반도체 칩 상에 상기 본딩 패드를 노출하는 개구를 갖는 제1 절연막 패턴을 형성하는 단계;
    상기 제1 절연막 패턴 상에 상기 본딩 패드에 전기적으로 접속되며 전도성 고분자 및 상기 전도성 고분자를 고정하기 위한 경화제를 포함하는 재배선 패턴을 형성하는 단계; 및
    상기 제1 절연막 패턴을 덮고 상기 재배선 패턴의 일부를 노출하는 개구를 갖는 제2 절연막 패턴을 형성하는 단계를 포함하는 반도체 패키지의 제조 방법.
  4. 제3항에 있어서, 상기 재배선 패턴을 형성하는 단계는
    캐리어 기판상에 감광물질, 전도성 고분자 및 상기 경화제를 포함하는 도전막을 배치하는 단계;
    상기 도전막을 노광하여 상기 도전막 상에 예비 재배선 패턴을 형성하는 단계;
    상기 예비 재배선 패턴을 상기 본딩 패드와 전기적으로 접속하는 단계; 및
    상기 도전막 중 노광되지 않은 부분을 상기 캐리어 기판으로부터 제거하는 단계를 포함하는 것을 특징으로 하는 반도체 패키지의 제조 방법.
  5. 제4항에 있어서,
    상기 예비 재배선 패턴을 상기 본딩 패드와 접속하는 단계는 상기 도전막에 열 및 압력을 가하는 단계를 더 포함하는 것을 특징으로 하는 반도체 패키지의 제조 방법.
  6. 제3항에 있어서, 상기 재배선 패턴을 형성하는 단계는
    캐리어 기판상에 감광물질, 전도성 고분자 및 상기 경화제를 포함하는 도전막을 배치하는 단계;
    상기 도전막을 노광하는 단계;
    상기 도전막 중 노광되지 않은 부분을 상기 캐리어 기판으로부터 제거하여 예비 재배선 패턴을 형성하는 단계; 및
    상기 예비 재배선 패턴을 상기 본딩 패드와 전기적으로 접속하는 단계를 포함하는 것을 특징으로 하는 반도체 패키지의 제조 방법.
  7. 제6항에 있어서,
    상기 예비 재배선 패턴을 상기 본딩 패드와 접속하는 단계는 상기 도전막에 열 및 압력을 가하는 단계를 더 포함하는 것을 특징으로 하는 반도체 패키지의 제조 방법.
  8. 제3항에 있어서, 상기 재배선 패턴을 형성하는 단계는
    상기 반도체 칩 상에 상기 본딩 패드를 덮고, 감광물질, 전도성 고분자 및 상기 경화제를 포함하는 도전막을 배치하는 단계;
    상기 도전막을 노광하여, 상기 도전막 상에 상기 본딩 패드와 전기적으로 연결된 예비 재배선 패턴을 형성하는 단계; 및
    상기 도전막 중 노광되지 않은 부분을 상기 반도체 칩으로부터 제거하여 재배선 패턴을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 패키지의 제조 방법.
  9. 제8항에 있어서, 상기 예비 재배선 패턴을 형성하는 단계는 상기 도전막에 열 및 압력을 가하는 단계를 더 포함하는 것을 특징으로 하는 반도체 패키지의 제 조 방법.
  10. 제3항에 있어서, 상기 재배선 패턴을 형성하는 단계는
    상기 반도체 칩 상에 상기 본딩 패드를 노출하는 슬릿 형상의 개구를 갖는 패턴 마스크를 배치하는 단계;
    상기 패턴 마스크의 상기 개구에 선택적으로 유동성을 갖는 감광물질, 전도성 고분자를 포함하는 도전 물질을 채워 넣어 예비 재배선 패턴을 형성하는 단계; 및
    상기 예비 재배선 패턴을 상기 전도성 고분자를 경화시키는 경화제로 경화하여 재배선 패턴을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 패키지의 제조 방법.
  11. 삭제
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* Cited by examiner, † Cited by third party
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KR20070063748A (ko) * 2005-12-15 2007-06-20 삼성전자주식회사 웨이퍼 레벨 패키지 및 이의 제조 방법

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20070038378A (ko) * 2005-10-05 2007-04-10 삼성전자주식회사 2층의 재배선층이 형성된 에스아이피용 반도체 칩
KR20070063748A (ko) * 2005-12-15 2007-06-20 삼성전자주식회사 웨이퍼 레벨 패키지 및 이의 제조 방법

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