KR100245434B1 - 반도체 웨이퍼, 반도체 장치 및 반도체 장치의 제조 방법 - Google Patents

반도체 웨이퍼, 반도체 장치 및 반도체 장치의 제조 방법 Download PDF

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Abstract

본 발명의 목적은 반도체 집적 회로 내의 패드들의 부식을 방지하는 반도체 웨이퍼, 반도체 장치, 및 반도체 장치의 제조 방법을 실현하는 것이다. 반도체 집적회로(1a) 및 반도체 집적 회로(1a) 상의 와이어-본딩 패드(2)로부터 다이싱 라인(6)까지 연장되는 배선을 갖는 반도체 웨이퍼는 다이싱 라인(6)을 따라 칩들로 컷 업(cut up)된다. 배선들의 일부는 칩들 상에 웨이퍼 테스팅 패드 잔류물(3a)로서 남으며, 웨이퍼 테스팅 패드 잔류물(3a)의 표면은 절연막(9)으로 피복된다. 이것은 웨이퍼 테스팅 패드 잔류물(3a)로부터의 수분 등의 침입을 방지하여 반도체 집적 회로내의 와이어-본딩 패드(2)의 부식을 방지함으로써 반도체 장치 제품들의 신뢰성과 내구성을 향상시킨다.

Description

반도체 웨이퍼, 반도체 장치 및 반도체 장치의 제조 방법.
제1도는 본 발명의 제1양호한 실시예의 반도체 장치를 제조하는 방법을 도시하는 평면도.
제2도는 본 발명의 제1양호한 실시예의 반도체 장치를 제조하는 방법을 도시하는 단면도.
제3도는 본 발명의 제1양호한 실시예의 반도체 장치를 제조하는 방법을 도시하는 단면도.
제4도는 본 발명의 제1양호한 실시예의 반도체 장치를 제조하는 방법을 도시하는 평면도.
제5도는 본 발명의 제1양호한 실시예의 반도체 장치를 제조하는 방법을 도시하는 단면도.
제6도는 본 발명의 제1양호한 실시예의 반도체 장치를 제조하는 방법을 도시하는 평면도.
제7도는 본 발명의 제1양호한 실시예의 반도체 장치를 도시하는 단면도.
제8도는 본 발명의 제2양호한 실시예의 반도체 웨이퍼를 도시하는 평면도.
제9도는 본 발명의 제3양호한 실시예의 반도체 웨이퍼를 도시하는 평면도.
제10도는 본 발명의 제4양호한 실시예의 반도체 웨이퍼를 도시하는 평면도.
제11도는 본 발명의 제4양호한 실시예의 반도체 웨이퍼를 도시하는 평면도.
제12도는 본 발명의 제4양호한 실시예의 반도체 웨이퍼를 도시하는 평면도.
제13도는 본 발명의 제4양호한 실시예의 반도체 웨이퍼를 도시하는 평면도.
제14도는 본 발명의 제4양호한 실시예의 반도체 웨이퍼를 도시하는 평면도.
제15도는 본 발명의 제4양호한 실시예의 반도체 웨이퍼를 도시하는 평면도.
제16도는 종래의 반도체 웨이퍼를 도시하는 평면도.
제17도는 제16도의 단면도.
제18도는 종래의 반도체 장치를 도시하는 단면도.
제19도는 종래의 반도체 웨이퍼의 단면도.
제20도는 종래의 반도체 장치의 단면도.
제21도는 종래의 반도체 웨이퍼의 단면도.
제22도는 종래의 반도체 장치의 단면도.
제23도는 종래의 반도체 웨이퍼의 단면도.
제24도는 종래의 반도체 장치의 단면도.
* 도면의 주요 부분에 대한 부호의 설명
1 : 반도체 웨이퍼 1a : 반도체 집적 회로
2 : 와이어-본딩 패드 3 : 웨이퍼 테스팅 패드
3a : 웨이퍼 테스팅 패드 잔류물 4 : 웨이퍼 테스트 프로브
5 : 손상 6 : 다이싱 라인
7 : 연장 알루미늄 배선 8 : 레이저 광
8a : 홈 9 : 절연막
[발명의 목적]
[발명이 속하는 기술 분야 및 그 분야의 종래 기술]
본 발명은 반도체 웨이퍼, 반도체 장치 및 반도체 장치의 제조 방법에 관한 것으로서, 특히 반도체 장치 상의 패드로부터 다이싱 라인(dicing)까지 연장하는 배선을 갖는 반도체 웨이퍼, 상기 반도체 웨이퍼에 형성된 반도체 장치 및 반도체 장치를 제조하는 방법에 관한 것이다.
제16도는 종래의 반도체 웨이퍼를 도시하는 평면도이다. 웨이퍼 테스트는 반도체 집적 회로(1a) 내의 와이어-본딩 패드(wire bonding pad)(2)에 인가된 웨이퍼 테스팅 프로브(4)로 행해진다. 제17도는 제16도 도시된 반도체 웨이퍼(1)의 단면도이다. 웨이퍼 테스트가 종결된 후에 제18도를 참조하면, 웨이퍼가 다이싱 라인(6)을 따라 절단되어서 반도체 집적 회로(1a)가 칩으로서 분리된다. 제19도 및 제20도는 반도체 집적 회로(1a) 상의 활성 영역을 보호하는 절연막(9)의 인가를 도시하며, 제17도 및 제18도에 각각 상응한다. 반도체 집적 회로(1a)를 칩으로 분리한 후에, 반도체 집적 회로(1a)의 와이어-본딩 패드(2)에 접속된 본딩 와이어(bonding wire)(도시 생략)가 형성된다.
웨이퍼 테스팅 프로브(4)가 와이어-본딩 패드(2)와 접촉하는 경우, 와이어-본딩 패드(2)에 손상을 가져올 수 있다. 최근에, 와이어-본딩 패드(2)는 반도체 집적 회로(1a)의 크기를 감소시키고 반도체 집적 회로(1a) 내의 활성 영역들의 비를 증가시키기 위해서 더욱더 소형화된다. 따라서, 반도체 집적 회로(1a)의 소형화로 인해, 본딩 와이어들은 와이어-본딩 패드(2) 상의 손상들(5) 상에 접속되기 쉬우며, 이것이 배선 결합 패드(2)와 본딩 와이어들 사이에 불량한 접속을 야기한다.
제21도는 불량 접속을 방지하는 종래의 반도체 웨이퍼(1)의 단면이다. 웨이퍼 테스트는 다이싱 라인(6) 내의 웨이퍼 테스팅 패드(3) 상에만 인가된 웨이퍼 테스팅 프로브(4)로 행해진다. 웨이퍼 테스트가 종결된 후에, 제22도를 참조하면, 웨이퍼가 다이싱 라인(6)을 따라 절단되며 반도체 집적 회로(1a)은 칩들로 분리된다. 제23도 및 제24도는 반도체 집적 회로(1a) 상의 활성 영역들을 보호하는 절연막(9)의 인가를 도시하며, 제21도 및 제22도에 각각 상응한다.
그러나, 제22도에 도시된 바와 같이, 웨이퍼 테스팅 패드 잔류물의 상단면들과 절단면들이 노출되어있다. 이것은 알루미늄(A1)을 부식시키는, 습기, 칼륨, 마그네슘, 등과 같은 물질들이 웨이퍼 테스팅 패드 잔류물(3a)로 부터 와이어-본딩 패드(2)에 침투하여 와이어-본딩 패드(2)의 알루미늄 부식을 발생시킨다.
[발명이 이루고자 하는 기술적 과제]
본 발명의 제1양상에 따라, 반도체 웨이퍼는 제1패드를 갖는 반도체 집적 회로를 형성하기 위한 반도체 집적 회로 형성 영역; 반도체 집적 회로를 칩으로서 절단(cutting)하기 위해 반도체 집적 회로 형성 영역 주위에 형성된 절단 영역; 절단 영역 상에 존재하는 제2패드; 및 제1패드와 제2패드를 전기 접속시키며 반도체 집적 회로 형성 영역 상에 벤드(bend)를 갖는 배선(interconnection)을 포함한다.
본 발명의 제2양상에 따라, 반도체 집적 회로를 형성하기 위한 반도체 집적 회로 형성 영역으로부터 상기 반도체 집적 회로 형성 영역의 주위에 형성된 절단 영역에 걸치는 배선을 갖는 반도체 웨이퍼를 상기 절단 영역을 따라 절단하여 형성된 반도체 장치는 상기 배선의 절단면으로부터 상기 반도체 장치 내로의 이물질의 진입을 억제하는 수단을 설치한다.
본 발명의 제3양상에 따라, 반도체 장치를 제조하는 방법은 반도체 집적 회로를 형성하기 위한 반도체 집적 회로 형성 영역으로부터 반도체 형성 영역 주위에 형성된 절단 영역까지 연장하는 배선을 갖는 반도체 웨이퍼를 준비하는 단계; 반도체 집적 회로 형성 영역과 절단 영역 사이의 경계에 홈(groove)을 형성함으로써 배선을 절단하는 단계; 홈 내에 배선의 절단면을 피복하는 절연막을 형성하는 단계; 및 반도체 집적 회로를 칩으로서 분리시키기 위해 절단 영역을 따라 반도체 웨이퍼를 절단하는 단계를 포함한다.
본 발명의 제1양상에 따라, 반도체 집적 회로들이 칩으로 분리되는 경우 벤드가 배선으로부터의 습기 등의 침입을 방지하여 제1 패드의 부식을 방지함으로써 반도체 장치 제품의 신뢰성 및 내구성을 향상시키는 효과를 제공한다.
본 발명의 제2양상에 따라, 패드의 부식을 방지할 수 있어서, 반도체 장치의 신뢰성 및 내구성이 향상되는 효과가 있다.
본 발명의 제3양상은 배선으로부터의 습기 등의 침투를 방지하여 칩 내의 패드을의 부식을 방지하는 반도체 장치를 제공한다.
본 발명은 상술된 문제점들을 해결하기 위해 만들어졌으며, 반도체 집적 회로 내의 패드들의 부식을 방지하는 반도체 웨이퍼, 반도체 장치 및 반도체 장치를 제조하는 방법을 달성하는 것을 그 목적으로 한다.
상기 및 그 외의 본 발명의 목적, 특성, 양상 및 장점은 첨부된 도면들과 관련한 본 발명의 상세한 설명으로부터 더욱 명확해질 것이다.
[발명의 구성 및 작용]
[제1양호한 실시예]
제1도 내지 제7도는 본 발명의 제1양호한 실시예에 따른 반도체 장치를 제조하는 방법을 도시하는 도면들이다. 먼저, 제1도에서, 반도체 웨이퍼(1)가 준비된다. 반도체 집적 회로(1a)은 반도체 웨이퍼(1) 상의 집적 회로 형성 영역들 상에 형성된다. 절단 영역인 다이싱 라인(6)은 반도체 집적 회로 형성 영역을 분리시킨다. 와이어-본딩 패드(2)는 반도체 집적 회로(1a) 상에 형성된다. 와이어-본딩 패드(2)는 다이싱 라인(6) 까지 연장하고, 다이싱 라인(6) 상의 와이어-본딩 패드(2)는 웨이퍼 테스팅 패드(3)로서의 역할을 하고, 와이어-본딩 패드(2)와 웨이퍼 테스팅 패드(3)는 전기적으로 접속된다. 말하자면, 다이싱 라인(6) 상의 와이어-본딩 패드(2)는 웨이퍼 테스팅 패드(3)로서의 역할을 하며 반도체 집적 회로(1a)로부터 다이싱 라인(6)까지 연장하는 와이어-본딩 패드(2) 내의 부분들은 와이어-본딩 패드(2)와 웨이퍼 테스팅 패드(3)를 전기적으로 접속시키는 배선으로서의 역할을 한다. 제2도는 제1도의 단면도이다.
웨이퍼 테스트가 반도체 웨이퍼(1)에 실시된다. 웨이퍼 테스트에서, 웨이퍼 세스팅 프로브(4)는 도전 테스트(conduction test)를 위해 웨이퍼 테스팅 패드(3)와 접촉하게 된다. 웨이퍼 테스팅 프로브(4)는 반도체 집적 회로(1a) 상의 와이어-본딩 패드(2)와 접촉하지 않는다. 따라서, 반도체 집적 회로(1a) 상의 와이어-본딩 패드(2)에 손상들(5)이 유발되지 않는다.
다음으로, 제3도에서, 레이저광(8)을 사용하여, 홈(8a)이 반도체 집적 회로 형성 영역과 절단 영역 상의 다이싱 라인(6) 사이의 경계에 형성된다(예비-절단 프로세스). 홈(8a)은 배선으로서의 역할을 하는 웨이퍼 테스팅 패드(3)를 컷오프(cut off)하기 위해 웨이퍼 테스팅 패드(3)의 표면으로부터 그 뒷면을 통하여 연장된다. 이러한 절단은 반도체 집적 회로(1a)의 표면으로부터 그 뒷면까지 관통하지 않는다(즉, 칩으로 절단하지 않는다). 웨이퍼 테스팅 패드(3)의 일부는 웨이퍼 테스팅 패드 잔류물(3a)로서 반도체 집적 회로 형성 영역 상에 남겨진다. 제4도는 제3도의 상단 표면의 도면이다.
다음으로, 제5도에서, 웨이퍼 테스팅 패드(3)의 절단면을 피복하는 절연막(9)이 홈들(8a)에 형성된다(절연막 형성 프로세스). 절연막(9)은 패시베이션 막, 폴리이미드 막 등과 같은 것이며, 와이어-본딩 패드(2) 상을 제외한 반도체 집적 회로 형성 영역 및 절단 영역 상에 형성된다. 제6도는 제5도의 상단 표면의 도면이다.
다음으로, 제7도에서, 다수의 반도체 집적 회로(1a)가 다이싱 라인(6)을 따라 칩으로 컷오프된다(최종 절단 프로세스). 반도체 집적 회로(1a)는 웨이퍼 테스팅 패드(3)의 단면을 피복하는 절연막(9)을 갖는다.
양호한 실시예에서, 습기 등의 침투를 방지하기 위해 절연막(9)은 칩이 분리된 후에 칩에 남겨진 와이어-본딩 패드(2)의 잔류물인 웨이퍼 테스팅 잔류물(3a)을 완전하게 피복하여서, 칩 내의 와이어-본딩 패드(2)의 부식을 방지한다. 이것은 반도체 장치 제품들의 신뢰성 및 내구성을 강화시킨다.
예비-절단 프로세스, 절연막 형성 프로세스 및 최종 절단 프로세스는 제23도에 도시된 반도체 웨이퍼(1)를 준비한 후에 이행될 수 있다. 그러나, 이 경우, 반도체 집적 회로(1a) 상의 활성 영역들을 보호하는 절연막(9)이 제23도에 도시된 반도체 웨이퍼(1)에 형성되었으나, 절연막(9)은 절연막 형성 프로세스에서 더 인가된다. 따라서, 종래의 장치들에 비해서, 웨이퍼 테스팅 패드(30)를 확실히 하기 위한 마스크 설계, 마스크 적용 및 고도의 정확도가 필요하므로 생산 수율을 감소시키는 요인을 제공한다.
또한, 제5도에 도시된 절연막 형성 프로세스에서는 다이싱 라인(6) 및 와이어-본딩 패드(2)의 표면을 제외한 반도체 집적 회로(1a)가 절연막(9)으로 피복된다. 다른 한편으로, 제23도에서는 다이싱 라인(6)의 일부 및 와이어-본딩 패드(2)의 표면 상을 제외한 반도체 집적 회로(1a)가 피복되며 웨이퍼 테스팅 패드(3)가 웨이퍼 테스트를 위해 노출된다. 따라서, 제23도에 비해 제5도에서는 웨이퍼 테스팅 패드(3)가 노출되지 않기 때문에 절연막(9)을 인가하기 위한 마스크 설계 및 적용에 있어서 정확도가 덜 요구된다.
[제2 양호한 실시예]
제8도는 본 발명의 제2 양호한 실시예의 반도체 웨이퍼를 도시하는 도면이다. 제8도에서, (1)은 반도체 웨이퍼, (1a)는 반도체 웨이퍼(1) 상의 반도체 집적 회로 형성 영역 상에 형성된 반도체 집적 회로, (2)는 반도체 집적 회로(1a) 내에 형성된 와이어-본딩 패드(2), (3)은 웨이퍼 테스팅 패드, (4)는 웨이퍼 테스트에 사용된 웨이퍼 테스팅 프로브, (5)는 웨이퍼 테스팅 패드(3) 상의 손상, (6)은 반도체 집적 회로 형성 영역을 분리시키기 위한 절단 영역인 다이싱 라인, (7)은 와이어-본딩 패드(2)와 웨이퍼 테스팅 패드(3)를 접속시키는 연장 알루미늄 배선을 각각 나타낸다.
반도체 집적 회로(1a)는 반도체 웨이퍼(1) 표면의 반도체 집적 회로 형성 영역 상에 형성된다. 다이싱 라인(6)은 반도체 집적 회로 형성 영역을 분리시킨다. 다수의 와이어-본딩 패드들(2)이 반도체 집적 회로(1a) 상에 형성된다. 웨이퍼 테스팅 패드(3)는 다이싱 라인(6) 상에 형성된다. 연장 알루미늄 배선(7)은 와이어-본딩 패드(2)와 웨이퍼 테스팅 패드(3)를 전기적으로 접속시킨다. 연장 알루미늄 배선(7)은 제8도에 도시된 것과 같이 급격히 굽은 각도로 꺾인 직선 같은 벤드(bend)를 갖는 형태로 되며, 벤드는 적어도 반도체 집적 회로 형성 영역 상에 형성된다. 패시베이션 막, 폴리이미드 막 등으로 형성된 절연막(도시 생략)이 와이어-본딩 패드(2) 상을 제외한 반도체 집적 회로 형성 영역 상, 및 절단 영역 상에 형성된다.
웨이퍼 테스트가 이 반도체 웨이퍼(1)에 행해진다. 웨이퍼 테스트에서, 도전 테스트는 웨이퍼 테스팅 패드(3)와 접촉하여 웨이퍼 케스팅 프로브(4)로 행해진다. 웨이퍼 테스팅 프로브(4)는 와이어-본딩 패드(2)와 접촉하지 않는다. 따라서, 손상(5)이 와이어-본딩 패드(2) 상에 유발되지 않는다. 웨이퍼 테스트 이후에, 와이어-본딩 패드(2)가 노출되도록 절연막(9)이 반도체 웨이퍼(1)의 표면 상에 인가된다. 또는, 웨이퍼 테스트 이전에 와이어-본딩 패드(2)및 웨이퍼 테스팅 패드(3)가 노출되는 방식을 절연막이 반도체 웨이퍼(1)의 표면 상에 인가될 수 있다. 다음으로, 반도체 웨이퍼(1)가 다이싱 라인(6)을 따라 컷 업되어서 다수의 반도체 집적 회로들(1a)이 칩으로 분리되게 한다. 따라서, 습기 등이 연장 알루미늄 배선(7)의 단부로부터만 침투하게된다. 그러나, 벤드는 습기 등이 연장 알루미늄 배선(7)으로의 침투를 억제하여 와이어-본딩 패드(2)로 접근하는 것을 방지한다.
본 양호한 실시예에 따르면, 벤드가 습기 등의 침투를 방지하여서, 칩 내의 와이어-본딩 패드(2)의 부식을 방지하므로 반도체 장치 제품의 신뢰성 및 내구성을 강화시킨다.
제1양호한 실시예에 설명된 예비-절단 프로세스, 절연막 형성 프로세스 및 최종 절단 프로세스가 사용될 수 있다. 이 경우에, 연장 알루미늄 배선(7)의 단부는 절연막(9)으로 피복되어, 반도체 장치 제품의 신뢰성 및 내구성을 더욱 향상시킨다.
연장 알루미늄 배선(7)의 벤드들은 U자형, L자형, 지그재그형, 또는 상기 형들이 조합된 형태가 될 수 있다.
[제3 양호한 실시예]
제9도는 본 발명의 제3양호한 실시예의 반도체 웨이퍼를 도시하는 도면이다. 제9도의 참조 번호들은 제8도의 참조 번호와 상응한다. 제9도에 도시된 바와 같이, 다수의 인접한 반도체 집적 회로(1a) 및 1개의 웨이퍼 테스팅 패드(3) 상의 와이어-본딩 패드(2)는 벤드를 갖는 연장 알루미늄 배선(7)을 통해서 전기적으로 접속된다. 연장 알루미늄 배선(7)의 벤드는 적어도 반도체 집적 회로 형성 영역 상에 형성된다.
양호한 실시예에서, 제3양호한 실시예에 부가적으로, 다수의 와이어-본딩 패드들(2) 및 단일 웨이퍼 테스팅 패드(3)가 연장 알루미늄 배선(7)을 통해서 전기 접속됨으로써 다이싱 라인(6)의 감축이 가능하여 반도체 장치의 수율 증가를 이룰 수 있다.
[제4 양호한 실시예]
제10도 내지 제15도는 제1양호한 실시예의 반도체 웨이퍼의 변형을 도시하는 도면이다. 먼저, 제10도는 제1도의 변형으로서, 여기서는 와이어-본딩 패드(2)와 웨이퍼 테스팅 패드(3)를 전기적으로 접속시키는 접속이 연장 알루미늄 배선(7)에 의해 교체된다.
다음으로, 제11도는 제10도의 변형으로서, 여기서는웨이퍼 테스팅 패드(3)의 표면적이 와이어-본딩 패드(2)의 표면적 보다 크다. 웨이퍼 테스팅 패드(3)는 다이싱 라인(6)의 표면을 사용하여 가능한 한 크게 형성되는 것이 양호하다. 웨이퍼 테스팅 패드(3)의 표면적을 증가시키는 것은 웨이퍼 테스팅 프로브(4)와 웨이퍼 테스팅 패드(3) 사이의 허용가능한 접촉 위치 편차(positional deviation)를 증가시켜, 웨이퍼 테스트의 프로세스를 촉진시킨다.
다음으로, 제12도는 제11도의 변형으로서, 여기서는 웨이퍼 테스팅 패드(3)는 반도체 집적 회로(1a)의 코너에 인접한 다이싱 라인(6) 상에도 배치된다. 제11도에서는 적어도 하나의 웨이퍼 테스팅 패드(3)가 형성될 수 있는 면적과 동일한 면적을 갖는 빈 영역(vacant area)(블랭크)가 반도체 집적 회로(1a)의 코너에 인접한 다이싱 라인(6) 상에 존재하지만, 제12도에서의 웨이퍼 테스팅 패드(3)는 반도체 집적 회로(1a)의 코너에 인접한 다이싱 라인(6) 상에도 형성되어서 다이싱 라인(6)을 효율적으로 사용하기 위해 그러한 빈 영역이 다이싱 라인(6) 상에 존재하지 않는다. 연장 알루미늄 배선(7)은 다이싱 라인(6)의 코너에도 인접한 웨이퍼 테스팅 패드(3)를 형성하기 위해 예를 들어, L자형이 된다.
다음으로, 제13도는 제1도의 변형으로서, 여기서는 인접한 다수의 반도체 집적 회로(1a) 상의 와이어-본딩 패드(2)는 1개의 와이어-본딩 패드(2)로 형성되며, 와이어-본딩 패드(2)의 중심이 웨이퍼 테스팅 패드(3)로서의 역할을 함으로써, 다이싱 라인(6)의 감축이 가능하므로 반도체 제품의 수율 증가를 이룰 수 있다.
제14도는 제13도의 변형으로서, 와이어-본딩 패드(2)와 웨이퍼 테스팅 패드(3)를 전기적으로 접속하기 위해 반도체 집적 회로(1a)로부터 다이싱 라인(6)까지 연장된 접속은 연장 알루미늄 배선(7)에 의해 교체된다.
다음으로, 제15도는 제14도의 변형으로서, 웨이퍼 테스팅 패드(3)의 표면적은 와이어-본딩 패드(2)의 표면적 보다 크다.
제10도 내지 제15도에 도시된 반도체 웨이퍼(1)에서, 칩들로 분리된 반도체 집적 회로(1a)은 제1 양호한 실시예에 설명된 예비-절단 프로세스, 절연막 형성 프로세스 및 최종 절단 프로세스를 사용하여 형성된다. 분리된 반도체 집적 회로(1a)는 웨이퍼 테스팅 패드(3)의 절단면을 피복하는 절연막(9)을 갖는다.
제10, 11, 12, 14도 및 제15도에 도시된 반도체 웨이퍼로서, 연장 알루미늄 배선(7)이 벤드를 갖는 연장 알루미늄 배선(7)에 의해 교체되는 반도체 웨이퍼(1)가 사용될 수 있으며, 벤드는 적어도 반도체 집적 회로 형성 영역 상에 형성된다.
본 발명이 상세하게 설명되었으나, 상술한 설명은 본 발명을 한정하는 것은 아니다. 본 발명의 범위를 벗어나지 않는 범위내에서 수많은 다른 수정 및 변경들이 고안될 수 있다는 것이 이해된다.

Claims (5)

  1. 반도체 웨이퍼에 있어서, 제1 패드를 갖는 반도체 집적 회로를 형성하기 위한 반도체 집적 회로 형성 영역; 상기 반도체 집적 회로를 칩으로서 절단(cutting)하기 위해 상기 반도체 집적 회로 형성 영역 주위에 형성된 절단 영역; 상기 절단 영역 상에 존재하는 제2 패드; 및 상기 제1 패드와 상기 제2 패드를 전기 접속시키며 상기 반도체 집적 회로 형성 영역 상에 벤드(bend)를 갖는 배선(interconnection)을 포함하는 것을 특징으로 하는 반도체 웨이퍼.
  2. 반도체 집적 회로를 형성하기 위한 반도체 집적 회로 형성 영역으로부터 상기 반도체 집적 회로 형성 영역의 주위에 형성된 절단 영역에 걸치는 배선을 갖는 반도체 웨이퍼를 상기 절단 영역을 따라 절단하여 형성된 반도체 장치에 있어서, 상기 배선의 절단면으로부터 상기 반도체 장치 내로의 이물질의 진입을 억제하는 수단을 설치한 것을 특징으로 하는 반도체 장치.
  3. 반도체 장치를 제조하는 방법에 있어서, 반도체 집적 회로를 형성하기 위한 반도체 집적 회로 형성 영역으로부터 상기 반도체 집적 회로 형성 영역 주위에 형성된 절단 영역까지 연장하는 배선을 갖는 반도체 웨이퍼를 준비하는 단계; 상기 반도체 집적 회로 형성 영역과 상기 절단 영역 사이의 경계에 홈(groove)을 형성함으로써 상기 배선을 절단하는 단계; 상기 홈 내에 상기 배선의 절단면을 피복하는 절연먁을 형성하는 단계; 및 상기 반도체 집적 회로를 칩으로서 분리하기 위해 상기 절단 영역을 따라 상기 반도체 웨이퍼를 절단하는 단계를 포함하는 것을 특징으로 하는 반도체 장치 제조 방법.
  4. 제2항에 있어서, 상기 수단은 상기 배선의 절단면을 피복하는 절연막인 것을 특징으로 하는 반도체 장치.
  5. 제2항에 있어서, 상기 수단은 상기 배선의 상기 반도체 집적 회로 형성 영역 상의 꺽여진 부분인 것을 특징으로 하는 반도체 장치.
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