DE112018003756B4 - Prüfung und initialisierung von klein-chips auf wafer-niveau - Google Patents

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Abstract

Chip-Zwischenkörper (10), der aufweist:einen Halbleiterbereich (102), der eine Mehrzahl von Chip-Bereichen (101) aufweist, wobei die Chip-Bereiche jeweils als Halbleiterchips (9) heraus zu schneiden sind;einen Schneidebereich (121), der entlang von Rändern der Chip-Bereiche bereitgestellt ist, wobei der Schneidebereich zu schneiden ist, um die Halbleiterchips herauszuschneiden;einen Kontaktbereich (104), der über den Schneidebereich hinweg den Chip-Bereichen gegenüberliegend bereitgestellt ist, wobei der Kontaktbereich konfiguriert ist, durch eine Prüfspitze einer Prüfeinheit kontaktiert zu werden, um die Chip-Bereiche zu prüfen; undeine elektrische Verdrahtung (115) aus einer letzten LB-Metallschicht des Halbleiterbereichs, wobei die Verdrahtung durchgehend mit dem Schneidebereich bereitgestellt ist, um die Chip-Bereiche und den Kontaktbereich zu verbinden,wobei der Schneidebereich eine weitere elektrische Verdrahtung (131) aufweist, die zumindest die Chip-Bereiche miteinander verbindet und die Chip-Bereiche und den Kontaktbereich verbindet,wobei die weitere elektrische Verdrahtung mit der elektrischen Verdrahtung elektrisch verbunden ist,wobei jeder der Chip-Bereiche eine Schaltungsverdrahtung (131) aufweist und wobei die weitere elektrische Verdrahtung und die Schaltungsverdrahtung in der gleichen Schicht (132) des Chip-Zwischenkörpers vorhanden und aus Kupfer gebildet sind,wobei die Schaltungsverdrahtung von einer Grenze zwischen den Chip-Bereichen und dem Schneidebereich beabstandet ist.

Description

  • HINTERGRUND
  • TECHNISCHES GEBIET
  • Die vorliegende Erfindung bezieht sich auf ein Prüfen mehrerer Halbleiterchips.
  • Stand der Technik
  • In den letzten Jahren wurden verschiedene Techniken in Bezug auf ein Prüfen mehrerer Halbleiterchips bekannt.
  • Bei Abmessungen von „Klein-Chips“ handelt es sich gegenwärtig um etwa 100 um x 100 um mit einem Mikro-Höcker (Abstand von 20 µm), und es wird vorhergesagt, dass diese kleiner werden. Die Kosten pro Chip für eine Logikprüfung sowie die Initialisierung einer Einheit (z.B. das Schreiben von Initialdaten in einen permanenten Speicher) sind hoch, und existierende Fertigungsprüfverfahren können den Mikro-Höcker nicht untersuchen.
  • Existierende Technologien umfassen Wafer-Level Test and Burn-in (WLTBI), das die Herstellungskosten reduziert, indem eine Prüfung auf der Wafer-Ebene durchgeführt wird.
  • Daher besteht eine Notwendigkeit auf dem Fachgebiet, sich mit dem vorstehenden Problem zu befassen.
  • Die US 2003 / 0 124 816 A1 betrifft ein Verfahren zur Herstellung einer Vielzahl von integrierten Schaltungschips auf einem Halbleiterwafer. Das Verfahren bildet einen ersten integrierten Schaltungschip in einem ersten Bereich in einer festen Position relativ zu dem Halbleiterwafer, indem mindestens zwei Bauelemente in dem ersten Bereich gebildet werden, wobei die mindestens zwei Bauelemente aus einer Gruppe von aktiven und passiven Bauelementen ausgewählt werden, und indem eine erste Metallschicht gebildet wird, die Abschnitte umfasst, die mit den mindestens zwei Bauelementen in dem ersten Bereich verbunden sind. Das Verfahren bildet auch einen zweiten integrierten Schaltungschip in einem zweiten Bereich in einer festen Position relativ zu dem Halbleiterwafer, wobei der zweite Bereich von dem ersten Bereich durch einen Ritzbereich getrennt ist. Die Bildung des zweiten integrierten Schaltungschips umfasst die Schritte des Bildens von mindestens zwei Bauelementen im zweiten Bereich, wobei die mindestens zwei Bauelemente aus einer Gruppe von aktiven und passiven Bauelementen ausgewählt sind, und des Bildens der ersten Metallschicht, um weiterhin Abschnitte zu umfassen, die mit den mindestens zwei Bauelementen im zweiten Bereich verbunden sind. Das Verfahren bildet auch die erste Metallschicht, um weiterhin einen Abschnitt zu umfassen, der einen Abschnitt der ersten Metallschicht in dem ersten Bereich mit einem Abschnitt der ersten Metallschicht in dem zweiten Bereich elektrisch verbindet und sich dadurch in den Ritzbereich erstreckt.
  • Die US 2011 / 0 050 273 A1 betrifft einen schnell testbaren Wafer, der umfasst: eine Die-Gruppe, Testpunkte, die sich auf den Chips befinden, eine Ritzlinie, die sich zwischen den Chips befindet, und eine Vielzahl von Testpads, die im Bereich der Ritzlinie angeordnet sind. Die Testpunkte umfassen Bondkontaktstellen oder Elektroden interner Schaltungen innerhalb der Chips. Die Testfelder und Bondfelder können elektrisch verbunden und in geeigneter Weise angeordnet werden, so dass Prüfsonden leicht mit den Testfeldern und Bondfeldern elektrisch verbunden werden können, um die Vielzahl von Chips etwa zur gleichen Zeit zu testen. Durch geeignete Schaltungen auf dem Wafer können verschiedene Schaltungswege gewählt werden, um die Testfelder und verschiedene Testpunkte auf den Chips zu verbinden, so dass eine Vielzahl von Chips getestet werden kann, ohne die Testsonden zu bewegen und dadurch den Test zu beschleunigen.
  • KURZDARSTELLUNG
  • Die Erfindung betrifft einen Chip-Zwischenkörper gemäß dem Anspruch 1, ein Verfahren gemäß dem Anspruch 6 für ein Prüfen eines Chip-Bereichs Speicher-Array und ein Verfahren gemäß dem Anspruch 7 für ein Herstellen eines Halbleiterchips. Bevorzugte Ausführungsformen der Erfindung sind in den abhängigen Patentansprüchen angegeben.
  • In einem ersten Beispiel wird ein Chip-Zwischenkörper bereitgestellt, der Folgendes aufweist: einen Halbleiterbereich, der eine Mehrzahl von Chip-Bereichen aufweist, wobei die Chip-Bereiche jeweils als Halbleiterchips herausgeschnitten sind; einen Schneidebereich, der entlang von Rändern der Chip-Bereiche bereitgestellt ist, wobei der Schneidebereich geschnitten wird, um die Halbleiterchips herauszuschneiden; einen Kontaktbereich, der über den Schneidebereich hinweg den Chip-Bereichen gegenüberliegend bereitgestellt ist, wobei der Kontaktbereich konfiguriert ist, von einer Prüfspitze einer Prüfeinheit kontaktiert zu werden, um die Chip-Bereiche zu prüfen; sowie eine elektrische Verdrahtung, die durchgehend mit dem Schneidebereich bereitgestellt ist, um die Chip-Bereiche und den Kontaktbereich zu verbinden.
  • In einem weiteren Beispiel wird ein System für eine Fertigung von Halbleiterchips bereitgestellt, um einen Chip-Zwischenkörper der Erfindung zu fertigen.
  • In einem weiteren Beispiel wird ein Verfahren für ein Prüfen eines Chip-Bereichs bereitgestellt, das Folgendes aufweist: Herstellen eines Chip-Zwischenkörpers der Erfindung; sowie Prüfen der Chip-Bereiche mit einer Prüfspitze einer Prüfeinheit, die den Kontaktbereich kontaktiert.
  • In einem weiteren Beispiel wird ein Verfahren für die Herstellung eines Halbleiterchips bereitgestellt, das Folgendes aufweist: Prüfen eines Halbleiterbereichs, der auf einem Chip-Zwischenkörper der Erfindung bereitgestellt ist, mit einer Prüfspitze einer Prüfeinheit; sowie Schneiden des Schneidebereichs, um die Halbleiterchips herauszuschneiden.
  • In einem weiteren Beispiel wird ein Chip-Zwischenkörper bereitgestellt. Der Chip-Zwischenkörper weist Folgendes auf: einen Halbleiterbereich, einen Schneidebereich, einen Kontaktbereich sowie eine elektrische Verdrahtung. Der Halbleiterbereich weist mehrere Chip-Bereiche auf. Die Chip-Bereiche sind jeweils als Halbleiterchips herausgeschnitten. Der Schneidebereich ist entlang von Rändern der Chip-Bereiche bereitgestellt. Der Schneidebereich wird geschnitten, um die Halbleiterchips herauszuschneiden. Der Kontaktbereich ist über den Schneidebereich hinweg den Chip-Bereichen gegenüberliegend bereitgestellt. Der Kontaktbereich wird durch eine Prüfspitze einer Prüfeinheit kontaktiert, um die Chip-Bereiche zu prüfen. Die elektrische Verdrahtung ist durchgehend mit dem Schneidebereich bereitgestellt, um die Chip-Bereiche und den Kontaktbereich zu verbinden.
  • In einem weiteren Beispiel wird ein System für die Fertigung eines Chip-Zwischenkörpers bereitgestellt, um einen Chip-Zwischenkörper zu fertigen. Der Chip-Zwischenkörper weist Folgendes auf: einen Halbleiterbereich, einen Schneidebereich, einen Kontaktbereich sowie eine elektrische Verdrahtung. Der Halbleiterbereich weist mehrere Chip-Bereiche auf. Die Chip-Bereiche sind jeweils als Halbleiterchips herausgeschnitten. Der Schneidebereich ist entlang von Rändern der Chip-Bereiche bereitgestellt. Der Schneidebereich wird geschnitten, um die Halbleiterchips herauszuschneiden. Der Kontaktbereich ist über den Schneidebereich hinweg den Chip-Bereichen gegenüberliegend bereitgestellt. Der Kontaktbereich wird durch eine Prüfspitze einer Prüfeinheit kontaktiert, um die Chip-Bereiche zu prüfen. Die elektrische Verdrahtung ist durchgehend mit dem Schneidebereich bereitgestellt, um die Chip-Bereiche und den Kontaktbereich zu verbinden.
  • In einem weiteren Beispiel wird ein System für die Fertigung eines Halbleiterchips bereitgestellt. Das System für die Fertigung eines Halbleiterchips weist Folgendes auf: eine Herstellungseinheit, eine Prüfeinheit sowie eine Trenneinheit. Die Herstellungseinheit stellt einen Chip-Zwischenkörper her, der Folgendes aufweist: einen Halbleiterbereich, einen Schneidebereich, einen Kontaktbereich sowie eine elektrische Verdrahtung. Der Halbleiterbereich weist mehrere Chip-Bereiche auf, die jeweils als Halbleiterchips herausgeschnitten sind. Der Schneidebereich ist entlang von Rändern der Chip-Bereiche bereitgestellt. Der Schneidebereich wird geschnitten, um die Halbleiterchips herauszuschneiden. Der Kontaktbereich ist über den Schneidebereich hinweg den Chip-Bereichen gegenüberliegend bereitgestellt. Die elektrische Verdrahtung ist durchgehend mit dem Schneidebereich bereitgestellt, um die Chip-Bereiche und den Kontaktbereich zu verbinden. Die Prüfeinheit prüft die Chip-Bereiche. Die Prüfeinheit weist eine Prüfspitze auf, um den Kontaktbereich für eine Prüfung der Chip-Bereiche zu kontaktieren. Die Trenneinheit schneidet den Schneidebereich, um die Halbleiterchips herauszuschneiden.
  • In einem weiteren Beispiel wird ein Verfahren für das Prüfen eines Chip-Bereichs bereitgestellt. Das Verfahren weist ein Herstellen eines Chip-Zwischenkörpers auf, der Folgendes aufweist: einen Halbleiterbereich, einen Schneidebereich, einen Kontaktbereich sowie eine elektrische Verdrahtung. Der Halbleiterbereich weist mehrere Chip-Bereiche auf, die jeweils als Halbleiterchips herausgeschnitten sind. Der Schneidebereich ist entlang von Rändern der Chip-Bereiche bereitgestellt. Der Schneidebereich wird geschnitten, um die Halbleiterchips herauszuschneiden. Der Kontaktbereich ist über den Schneidebereich hinweg den Chip-Bereichen gegenüberliegend bereitgestellt. Die elektrische Verdrahtung ist durchgehend mit dem Schneidebereich bereitgestellt, um die Chip-Bereiche und den Kontaktbereich zu verbinden. Das Verfahren weist des Weiteren ein Prüfen der Chip-Bereiche mit einer Prüfspitze einer Prüfeinheit auf, die den Kontaktbereich kontaktiert.
  • In einem weiteren Beispiel wird ein Verfahren für die Herstellung eines Halbleiterchips bereitgestellt. Das Verfahren weist ein Prüfen eines Halbleiterbereichs, der auf einem Chip-Zwischenkörper bereitgestellt ist, mit einer Prüfspitze einer Prüfeinheit auf, wobei der Chip-Zwischenkörper Folgendes aufweist: den Halbleiterbereich, einen Schneidebereich, einen Kontaktbereich sowie eine elektrische Verdrahtung. Der Halbleiterbereich weist mehrere Chip-Bereiche auf, die jeweils als Halbleiterchips herausgeschnitten sind. Der Schneidebereich ist entlang von Rändern der Chip-Bereiche bereitgestellt. Der Schneidebereich wird geschnitten, um die Halbleiterchips herauszuschneiden. Der Kontaktbereich ist über den Schneidebereich hinweg den Chip-Bereichen gegenüberliegend bereitgestellt. Die elektrische Verdrahtung ist durchgehend mit dem Schneidebereich bereitgestellt, um die Chip-Bereiche und den Kontaktbereich zu verbinden. Das Verfahren weist des Weiteren ein Schneiden des Schneidebereichs auf, um die Halbleiterchips herauszuschneiden.
  • Figurenliste
  • Im Folgenden werden Ausführungsformen der vorliegenden Erfindung unter Bezugnahme auf die beigefügten Zeichnungen lediglich exemplarisch beschrieben, in denen:
    • 1 ein Blockschaubild darstellt, das eine Konfiguration eines Fertigungssystems gemäß einer exemplarischen Ausführungsform der vorliegenden Erfindung zeigt.
    • 2A eine schematische Ansicht eines Klein-Chips gemäß der exemplarischen Ausführungsform darstellt.
    • 2B eine schematische Ansicht eines Super-Chips gemäß der exemplarischen Ausführungsform darstellt.
    • 2C eine schematische Ansicht eines Halbleiterwafers gemäß der exemplarischen Ausführungsform darstellt.
    • 3A eine schematische Ansicht des Super-Chips gemäß der exemplarischen Ausführungsform darstellt.
    • 3B eine schematische Querschnittsansicht entlang einer Linie IIIB-IIIB in 3A darstellt.
    • 4A, 4B, 4C, 4D, 4E, 4F und 4G einen Prozess zur Herstellung der Klein-Chips gemäß der exemplarischen Ausführungsform darstellen.
    • 5A, 5B und 5C einen Prozess zum Schneiden des Klein-Chips gemäß der exemplarischen Ausführungsform darstellen.
    • 6 eine schematische Ansicht eines Super-Chips gemäß einer weiteren exemplarischen Ausführungsform der vorliegenden Erfindung darstellt.
  • DETAILLIERTE BESCHREIBUNG
  • Im Folgenden werden exemplarische Ausführungsformen der vorliegenden Erfindung unter Bezugnahme auf die beigefügten Zeichnungen im Detail beschrieben.
  • 1 stellt ein Blockschaubild dar, das eine Konfiguration eines Fertigungssystems 1 gemäß einer exemplarischen Ausführungsform der vorliegenden Erfindung zeigt.
  • Wie in 1 gezeigt, kann das Fertigungssystem 1 eine Herstellungseinheit 3, eine Prüfeinheit 5 sowie eine Trenneinheit 7 aufweisen.
  • Die Herstellungseinheit 3 stellt unter Verwendung einer herkömmlichen Halbleiter-Fertigungstechnik einen Halbleiterwafer her. Die Technik kann einen Front-End-of-Line(FEOL)-Prozess, einen Back-End-of-Line(BEOL)-Prozess sowie einen chemischmechanischen Polier(CMP)-Prozess umfassen. Aus dem Halbleiterwafer werden mehrere Halbleiterchips (z.B. Mikro-Chips) herausgeschnitten. Bei dieser exemplarischen Ausführungsform wird angenommen, dass die Abmessung der Halbleiterchips klein ist (später beschrieben). Im Folgenden wird auf den Halbleiterchip als ein Klein-Chip Bezug genommen.
  • Die Prüfeinheit 5 ist für eine Logikprüfung sowie eine Initialisierung der mehreren Klein-Chips auf dem Halbleiterwafer bereitgestellt. Bei der Prüfeinheit 5 kann es sich um eine herkömmliche (existierende) Prüfeinrichtung handeln. Es ist anzumerken, dass die Prüfeinheit 5 Prüfspitzen 50 (später beschrieben) aufweisen kann. Unter Verwendung der Prüfspitzen 50 schreibt die Prüfeinheit 5 Initialdaten in jeden der mehreren Klein-Chips und bestätigt deren Betrieb.
  • Die Trenneinheit 7 trennt (schneidet) den Halbleiterwafer in einzelne Klein-Chips. Die Trenneinheit 7 schneidet den Halbleiterwafer durch reaktives lonenätzen (RIE). Es ist anzumerken, dass auch andere herkömmliche Schneidetechniken, wie beispielsweise Schneiden mit einer Klinge oder mit einem Laser, für die Trenneinheit 7 eingesetzt werden können.
  • 2A stellt eine schematische Ansicht eines Klein-Chips 9 gemäß der exemplarischen Ausführungsform dar. 2B stellt eine schematische Ansicht eines Super-Chips 10 gemäß der exemplarischen Ausführungsform dar. 2C stellt eine schematische Ansicht eines Halbleiterwafers 11 gemäß der exemplarischen Ausführungsform dar.
  • Wie in 2A gezeigt, handelt es sich bei dem Klein-Chip 9 um ein Plattenelement, und er weist in einer Draufsicht eine insgesamt quadratische Form auf. Der Klein-Chip 9 kann auf der Oberfläche desselben mehrere Mikro-Höcker 111 aufweisen. Bei den Mikro-Höckern 111 handelt es sich um hervorstehende Elektroden, die zum Beispiel durch Gasphasenabscheidung, Plattieren oder Drucken auf der Oberfläche des Klein-Chips 9 bereitgestellt werden. Es ist anzumerken, dass es sich bei den Mikro-Höckern 111 um Kontaktpunkte handelt, wenn der Klein-Chip 9 auf einer (nicht gezeigten) Leiterplatte montiert wird.
  • Wie vorstehend erwähnt, wird bei dieser exemplarischen Ausführungsform angenommen, dass die Abmessung des Klein-Chips 9 klein ist. Die Abmessung (die Breite) des Klein-Chips 9 ist geringer als 1 mm und ist bevorzugt etwa gleich 50 um (Mikrometer) bis etwa 500 µm. Bei dem in der Figur gezeigten Beispiel ist die Abmessung des Klein-Chips 9 etwa gleich 100 µm. Des Weiteren sind die mehreren Mikro-Höcker 111 z.B. mit einem Abstand von 20 µm bereitgestellt.
  • Wie in 2B gezeigt, handelt es sich bei dem Super-Chip 10 um ein Plattenelement, und er weist in einer Draufsicht eine insgesamt quadratische Form auf. Der Super-Chip 10 kann mehrere Klein-Chips 9 aufweisen. Die Konfiguration des Super-Chips 10 wird später unter Bezugnahme auf 3 beschrieben. Die Abmessung (die Breite) des Super-Chips 10 ist z.B. gleich 3 mm bis 50 mm, bevorzugt gleich 5 mm bis 30 mm. Bei dem Super-Chip 10 handelt es sich um ein Beispiel für einen Zwischenkörper.
  • Wie in 2C gezeigt, handelt es sich bei dem Halbleiterwafer 11 um ein Plattenelement, und er weist in einer Draufsicht eine insgesamt runde Form auf. Der Halbleiterwafer 11 kann mehrere Super-Chips 10 aufweisen. Die Abmessung (der Durchmesser) des Halbleiterwafers 11 ist zum Beispiel gleich 300 mm bis 450 mm.
  • Unter der Annahme, dass die Abmessung des Klein-Chips 9 gleich 100 um x 100 um ist, die Abmessung des Super-Chips 10 gleich 6,8 mm x 6,8 mm ist und der Durchmesser des Halbleiterwafers 11 gleich 300 mm ist, können ungefähr 7 Millionen einzelne Klein-Chips 9 auf einem einzelnen Halbleiterwafer 11 bereitgestellt werden. In einer ähnlichen Weise können ungefähr 1.500 einzelne Super-Chips 10 auf dem einzelnen Halbleiterwafer 11 bereitgestellt werden. Des Weiteren können ungefähr 4.000 (64 x 64) einzelne Klein-Chips 9 auf einem einzelnen Super-Chip 10 bereitgestellt werden.
  • Hierbei wird bei der vorliegenden exemplarischen Ausführungsform angenommen, dass der Klein-Chip 9 eine Anforderung für eine Prüfung mit dem existierenden Fertigungsprüfverfahren nicht erfüllt. Mit anderen Worten, die Abmessung des Klein-Chips 9 ist zu gering, als dass er durch die Prüfeinheit 5 geprüft werden könnte. Wenn für den Klein-Chip 9 eine dedizierte Prüfeinrichtung erforderlich ist, erhöhen sich die Herstellungskosten (insbesondere die Kosten für eine Logikprüfung sowie die Kosten für eine Initialisierung) für die Klein-Chips 9.
  • Bei der vorliegenden exemplarischen Ausführungsform kann der Super-Chip 10, der mit den mehreren Klein-Chips 9 bereitgestellt ist, mittels der Prüfeinheit 5 (siehe 1), d.h. mittels der existierenden Prüfeinrichtung, geprüft werden. Mit anderen Worten, die Abmessung des Super-Chips 10 ist so definiert, dass sie innerhalb der Abmessungsgrenzen für die Prüfeinheit 5 liegt. Es ist anzumerken, dass sich der Super-Chip 10 wie ein Standard-Chip verhalten kann. Dadurch wird eine Reduktion der Herstellungskosten für die Klein-Chips 9 ermöglicht.
  • Es ist anzumerken, dass der Abstand zwischen den Mikro-Höckern 111 für die Prüfeinheit 5 zu gering ist. Mit anderen Worten, die Anordnung der Mikro-Höcker 111 ist für eine Prüfung (eine Kontaktierung) durch die Prüfspitzen 50 der Prüfeinheit 5 nicht geeignet.
  • 3A stellt eine schematische Ansicht des Super-Chips 10 gemäß der exemplarischen Ausführungsform dar. 3B stellt eine schematische Querschnittsansicht entlang einer Linie IIIB-IIIB in 3A dar. Bezugnehmend auf die 3A und 3B wird eine detaillierte Erläuterung in Bezug auf die Konfiguration des Super-Chips 10 angegeben.
  • Der Super-Chip 10 ist mit einem Substrat (z.B. einem Si-Wafer) 100 bereitgestellt. Wie in 3B gezeigt, ist eine Basisschaltung 110 (später beschrieben) auf dem Substrat 100 bereitgestellt, um die mehreren Klein-Chips 9 zu bilden. Die Basisschaltung 110 kann Schaltungsdrähte 131 (siehe 5A) sowie eine isolierende Schicht 132 (siehe 5A) aufweisen. Die Schaltungsdrähte 131 bilden Schaltungen für ein Steuern der Klein-Chips 9. Die Schaltungsdrähte 131 können aus Kupfer (Cu) bestehen. Die isolierende Schicht 132 kann z.B. aus SiO2 bestehen.
  • Wie in 3A gezeigt, ist der Super-Chip 10 mit Chip-Bereichen 101, Prüfkontaktstellen 103 sowie Prüfschaltungen 105 bereitgestellt. Diese Elemente, z.B. die Chip-Bereiche 101, die Prüfkontaktstellen 103 sowie die Prüfschaltungen 105, sind bei der vorliegenden exemplarischen Ausführungsform durch Verdrahtungsleitungen 115 und einen Ritzbereich 121 elektrisch verbunden.
  • Bei jedem der Chip-Bereiche 101 handelt es sich um einen Bereich, der einem Klein-Chip 9 entspricht. Mit anderen Worten, der Klein-Chip 9 kann erhalten werden, indem der Chip-Bereich 101 herausgeschnitten wird. Es ist anzumerken, dass eine Gruppe von mehreren Chip-Bereichen 101 integral auf dem Substrat 100 ausgebildet ist. Mit anderen Worten, das Substrat 100 weist einen integralen Bereich 102 für eine MxN-Gruppe (in 3A z.B. eine 3x4-Gruppe) der Klein-Chips 9 auf. Bei dem integralen Bereich 102 handelt es sich um ein Beispiel für einen Halbleiterbereich.
  • Der Chip-Bereich 101 weist die Mikro-Höcker 111 auf. Die Mikro-Höcker 111 sind auf Oberseiten von entsprechenden Stützen 123 ausgebildet. Die Stütze 123 kann aus Kupfer (Cu) bestehen. Des Weiteren weist der Chip-Bereich 101 eine Chip-Randabdichtung 113 auf. Bei der Chip-Randabdichtung 113 handelt es sich um eine Struktur zum Schutz des Klein-Chips 9 zum Beispiel vor Feuchtigkeit und statischer Elektrizität. Bei dem in der Figur gezeigten Beispiel ist die Chip-Randabdichtung 113 entlang der Ränder des Chip-Bereichs 101 bereitgestellt. Es ist anzumerken, dass der Chip-Bereich 101 einen permanenten Speicher mit wahlfreiem Zugriff (NVRAM, nicht gezeigt) aufweisen kann, in den Initialdaten geschrieben werden.
  • Bei den Prüfkontaktstellen 103 handelt es sich um Kontaktstellen (Standard-Kontaktstellen), die auf der Oberfläche der Basisschaltung 110 bereitgestellt sind. Jede der Prüfkontaktstellen 103 wird bei der Logikprüfung von einer entsprechenden der Prüfspitzen 50 kontaktiert. Bei der vorliegenden exemplarischen Ausführungsform sind die Prüfkontaktstellen 103 um den integralen Bereich 102 herum angeordnet. Mit anderen Worten, die Prüfkontaktstellen 103 sind entlang der Ränder des integralen Bereichs 102 (des Super-Chips 10) bereitgestellt. Hierbei ist ein Kontaktstellenbereich 104, der die Prüfkontaktstellen 103 aufweist, über den Ritzbereich 121 hinweg dem integralen Bereich 102 gegenüberliegend bereitgestellt.
  • Die Prüfkontaktstellen 103 können mit einem vorgegebenen Abstand bereitgestellt sein, z.B. mit einem Abstand von 50 µm. Bei dem vorgegebenen Abstand handelt es sich um einen geeigneten Abstand für die Prüfkontaktstellen 103, die mittels der Prüfspitzen 50 geprüft werden sollen. Bei dem in der Figur gezeigten Beispiel weist jede der Prüfkontaktstellen 103 eine größere Fläche als jeder der Mikro-Höcker 111 auf.
  • Bei den Prüfschaltungen 105 handelt es sich um Schaltungen für die Logikprüfung. Die Prüfschaltungen 105 weisen zum Beispiel Schaltungen für Ladungspumpen auf, um Initialdaten in die mehreren Klein-Chips 9 zu schreiben. Bei den Prüfschaltungen 105 kann es sich um zusätzliche Prüf- und Programmier-Schaltungsmodule der Klein-Chips 9 handeln. Des Weiteren werden die Prüfschaltungen 105 bei der vorliegenden exemplarischen Ausführungsform von zumindest zwei Klein-Chips 9 gemeinsam genutzt. Die Prüfschaltungen 105 sind für jeweilige Zeilen der Chip-Bereiche 101 bereitgestellt, um Daten in der entsprechenden Zeile in den Chip-Bereich 101 zu schreiben. Hierbei ist ein Prüfbereich 106, der die Prüfschaltungen 105 aufweist, über den Ritzbereich 121 hinweg dem integralen Bereich 102 gegenüberliegend bereitgestellt.
  • Bei den Verdrahtungsleitungen 115 handelt es sich um Verdrahtungsstreifen, welche die Chip-Randabdichtungen 113 kreuzen. Die Verdrahtungsleitungen 115 sind auf der Basisschaltung 110 bereitgestellt. Mit anderen Worten, die Verdrahtungsleitungen 115 können zumindest aus einer letzten Metallschicht (LB-Schicht) bestehen. Die Verdrahtungsleitungen 115 stellen eine elektrische Verbindung zwischen den Chip-Bereichen 101, den Prüfkontaktstellen 103, den Prüfschaltungen 105 und den Ritzbereichen 121 her. Bei dem in der Figur gezeigten Beispiel sind die Verdrahtungsleitungen 115 durchgehend mit dem Ritzbereich 121 bereitgestellt. Bei den Verdrahtungsleitungen 115 handelt es sich um ein Beispiel für eine elektrische Verdrahtung.
  • Bei dem Ritzbereich 121 handelt es sich um einen Bereich, der die Schaltungsdrähte 131 für eine Verbindung der Chip-Bereiche 101, der Prüfkontaktstellen 103 und der Prüfschaltungen 105 aufweist. Mit anderen Worten, die Schaltungsdrähte 131 in dem Ritzbereich 121 können mit den Verdrahtungsleitungen 115 genutzt werden, um die Verdrahtungsdichte zu erhöhen.
  • Der Ritzbereich 121 wird außerdem geritzt, um die Klein-Chips 9 herauszuschneiden. Bei der vorliegenden exemplarischen Ausführungsform wird der Ritzbereich 121 durch reaktives lonenätzen (RIE, später beschrieben) geritzt. Es ist anzumerken, dass der Ritzbereich 121 die Form eines Gitters aufweist. Mit anderen Worten, der Ritzbereich 121 ist entlang der Ränder der Chip-Bereiche 101 bereitgestellt. Des Weiteren werden bei dem Ritzbereich 121 sämtliche Schichten aus Metall verwendet.
  • Die Verdrahtungsleitungen 115 können zum Beispiel aus Aluminium (AI) bestehen. Des Weiteren bestehen die Schaltungsdrähte 131, wie vorstehend erwähnt, aus Kupfer (Cu). Bei dieser exemplarischen Ausführungsform wird angenommen, dass die Verdrahtungsleitungen 115 mittels RIE geschnitten werden können, während die Schaltungsdrähte 131 nicht mittels RIE geschnitten werden können.
  • Die 4A bis 4G stellen einen Herstellungsprozess für die Klein-Chips 9 gemäß der exemplarischen Ausführungsform dar. Die 5A bis 5C stellen einen Schneideprozess für die Klein-Chips 9 gemäß der exemplarischen Ausführungsform dar. Die 5A bis 5C entsprechen jeweils den in den 4E bis 4G gezeigten Prozessen. Bezugnehmend auf die 1, 4A bis 4G sowie 5A bis 5C ist eine Erläuterung in Bezug auf einen Herstellungsprozess für die Klein-Chips 9 gemäß der exemplarischen Ausführungsform angegeben.
  • Der Herstellungsprozess für die Klein-Chips 9 weist im Allgemeinen Folgendes auf: einen Schritt zur Herstellung (Fertigung) eines Halbleiterwafers, der von der Herstellungseinheit 3 durchgeführt wird, einen Prüf- und Initialisierungsschritt, der von der Prüfeinheit 5 durchgeführt wird, sowie einen Schneideschritt, der von der Trenneinheit 7 durchgeführt wird. Bei der vorliegenden exemplarischen Ausführungsform werden die Klein-Chips 9, die integral auf dem Super-Chip 10 ausgebildet sind, nach dem Prüf- und Initialisierungsschritt herausgeschnitten, der von der Prüfeinheit 5 durchgeführt wird.
  • Im Folgenden wird ein Herstellungsprozess für die Klein-Chips 9 im Detail erläutert. Wie in 4A gezeigt, stellt die Herstellungseinheit 3 zunächst die Basisschaltung 110, welche die Schaltungsdrähte 131 und die isolierende Schicht 132 (siehe 5A) aufweist, auf dem Substrat 100 bereit und bildet dann die Verdrahtungsleitungen 115 auf der Basisschaltung 110. Es ist anzumerken, dass die Schaltungsdrähte 131, die in den Chip-Bereichen 101 enthalten sind, Beispiele für die Schaltungsverdrahtung sind und die Schaltungsdrähte 131, die in dem Ritzbereich 121 enthalten sind, Beispiele für die sonstige elektrische Verdrahtung sind. Die Schaltungsdrähte 131 in den Chip-Bereichen 101 und dem Ritzbereich 121 sind in der gleichen Schicht der Basisschaltung 110 bereitgestellt.
  • Wie in 4B gezeigt, stellt die Herstellungseinheit 3 dann die Stützen 123 und die Prüfkontaktstellen 103 auf den Verdrahtungsleitungen 115 bereit. Wie in 4C gezeigt, stellt die Herstellungseinheit 3 danach die Mikro-Höcker 111 auf den Oberseiten der entsprechenden Stützen 123 bereit. Somit ist der Halbleiterwafer 11 gebildet. Es ist anzumerken, dass der in den 4A, 4B, 4C gezeigte Prozess dem vorstehend erwähnten Schritt zur Herstellung (Fertigung) eines Halbleiterwafers entspricht.
  • Wie in 4D gezeigt, schreibt die Prüfeinheit 5 dann Initialdaten in die Chip-Bereiche 101 (die Klein-Chips 9) und bestätigt deren Betrieb mit den Prüfspitzen 50, welche die Prüfkontaktstellen 103 berühren. Es ist anzumerken, dass der in 4D gezeigte Prozess dem vorstehend erwähnten Prüf- und Initialisierungsschritt entspricht.
  • Wie in den 4E und 5A gezeigt, wird der Halbleiterwafer 11 dann durch die Trenneinheit umgedreht, um die Mikro-Höcker 111, die Stützen 123 sowie die Prüfkontaktstellen 103 in einer Haftschicht 126 einzubetten. Die Haftschicht 126 kann ein Teil eines (nicht gezeigten) Vereinzelungsstreifens sein. Die Haftschicht 126 besteht zum Beispiel aus einem UVhärtbaren Klebstoff. Des Weiteren stellt die Trenneinheit 7 eine Resiststruktur (eine Maske) 125 auf dem Substrat 100 bereit. Die Resistmaske 125 befindet sich auf der in Bezug auf die Haftschicht 126 entgegengesetzten Seite des Substrats 100. Des Weiteren ist die Resistmaske 125 mit Maskenaperturen (Maskenschlitzen) 127 bereitgestellt, deren Position dem Ritzbereich 121 entspricht.
  • Wie in den 4F und 4G gezeigt, schneidet die Trenneinheit 7 dann den Halbleiterwafer 11 mittels RIE, um einzelne Klein-Chips 9 abzutrennen. Spezifischer schneidet die Trenneinheit 7 das Substrat 100 in dem Ritzbereich 121 mittels Si-RIE (siehe die 4F und 5B), wobei durch die Aperturen 127 Vertiefungen 129 erzeugt werden. Die Trenneinheit 7 schneidet dann die Basisschaltung 110 sowie die Verdrahtungsleitungen 115 mittels Metall-RIE (siehe die 4G und 5C), wobei die Vertiefungen 129 vergrößert werden. Es ist anzumerken, dass der in den 4E, 4F, 4G gezeigte Prozess dem vorstehend erwähnten Schneideschritt entspricht.
  • Danach werden die Klein-Chips 9 durch die Trenneinheit 7 umgedreht, um sie zum Beispiel auf einem (nicht gezeigten) Montagesubstrat zu montieren. Anschließend wird die Haftschicht 126 abgelöst, indem sie mit UV-Licht bestrahlt wird. Es ist anzumerken, dass der Halbleiterwafer 11 durch einen 3D- oder 2,5D-Packungsprozess übernommen wird.
  • Im Folgenden wird eine Konfiguration um den Ritzbereich 121 herum erläutert. Eine Breite Lx des Ritzbereichs 121 (siehe 5A) beträgt bevorzugt zwischen etwa 5 um und 20 µm. Wenngleich irgendeine Abmessung eingesetzt werden kann, kann eine Breite Lx von weniger als 5 µm zu einem Schneidefehler bei dem RIE-Prozess führen, und eine Breite Lx von mehr als 20 µm kann die Anzahl von effektiven Klein-Chips 9 verringern, die aus einem einzelnen Halbleiterwafer 11 gewonnen werden. Bei dem in der Figur gezeigten Beispiel ist die Breite Lx des Ritzbereichs 121 z.B. gleich 15 µm. Es ist anzumerken, dass die Breite Lx geringer als der Abstand der Mikro-Höcker 111 sein kann. Die Breite Lx kann außerdem geringer als der Abstand der Prüfkontaktstellen 103 sein.
  • Bei der vorliegenden exemplarischen Ausführungsform sind die Schaltungsdrähte 131 in Bereichen unterbrochen, die durch RIE geätzt werden. Mit anderen Worten, die Enden der Schaltungsdrähte 131, die in den Chip-Bereichen 101 enthalten sind, sind von den Vertiefungen 129 aus zurückgesetzt (siehe Abstand Ly in 5B). In einer ähnlichen Weise sind die Enden der Schaltungsdrähte 131, die in dem Ritzbereich 121 enthalten sind, von den Chip-Bereichen 101 aus zurückgesetzt (siehe Abstand Lz in 5B). Das heißt, die Schaltungsdrähte 131 sind von einer Grenze zwischen den Chip-Bereichen 101 und dem Ritzbereich 121 beabstandet. Hierbei kann der RIE-/Vereinzelungsprozess durch den Ritzbereich 121 durchgeführt werden, wobei die Chip-Randabdichtung 113 intakt bleibt.
  • Es ist anzumerken, dass eine Breite Lw (siehe 5C) der Schaltungsdrähte 131, die in dem Ritzbereich 121 enthalten sind, zum Beispiel gleich 5 um ist. Die Breite Lw ist geringer als die Breite Lx des Ritzbereichs 121. Dadurch wird ermöglicht, dass beide Enden der Schaltungsdrähte 131, die in dem Ritzbereich 121 enthalten sind, nach dem RIE-/Vereinzelungsprozess weiterhin nicht freiliegen.
  • Es ist anzumerken, dass die Verdrahtungsleitungen 115 aus einer Aluminiumschicht bestehen, da Metallränder aus reinem Kupfer nach dem Vereinzelungsschnitt nicht freigelegt werden können. Des Weiteren können die Schaltungsdrähte 131 in dem Ritzbereich 121 sequentiell beansprucht werden, um die Codes und ein gemeinsam genutztes Taktsignal zu individualisieren, die dazu verwendet werden, parallel am Ende Daten in jeden Klein-Chip 9 zu laden.
  • Durch die vorliegende exemplarische Ausführungsform werden Fertigungskosten für die Klein-Chips 9 reduziert. Durch die vorliegende exemplarische Ausführungsform werden die Logikprüfung und die Chip-Initialisierung parallel auf einer Waferebene durchgeführt. Durch die vorliegende exemplarische Ausführungsform wird die Abmessung des Klein-Chips 9 reduziert.
  • Bei der vorliegenden exemplarischen Ausführungsform wird der Schreibprozess in den Chip-Bereich 101, der in den Klein-Chips 9 bereitgestellt ist, nur bei einem Waferebenen-Initialisierungszeitpunkt durchgeführt. Daher besteht keine Möglichkeit, die Daten des permanenten Speichers während der Funktionszeit zu beeinträchtigen. Bei den Daten kann es sich um eine Chiffre und einen Initial-Bootloader-Code handeln. Die vorliegende exemplarische Ausführungsform führt somit den Initialisierungsprozess der Klein-Chips 9 sicher durch.
  • 6 stellt eine schematische Ansicht eines Super-Chips 1001 gemäß noch einer weiteren exemplarischen Ausführungsform der vorliegenden Erfindung dar.
  • Die Konfiguration des Super-Chips 10 ist nicht auf die vorstehend erwähnte exemplarische Ausführungsform beschränkt. Zum Beispiel kann der Super-Chip 1001 konfiguriert sein, wie in 6 gezeigt. Der Super-Chip 1001 kann Prüfkontaktstellen 103 aufweisen, welche die Chip-Bereiche 101 umgeben.
  • Bei der vorstehend erwähnten exemplarischen Ausführungsform wird hierbei der Prüf- und Initialisierungsschritt an dem Halbleiterwafer 11 durchgeführt. Der Prüf- und Initialisierungsschritt kann auch an dem Super-Chip 10 durchgeführt werden, der aus dem Halbleiterwafer 11 herausgeschnitten wurde. Mit anderen Worten, der Prüf- und Initialisierungsschritt kann nach dem Schneideschritt durchgeführt werden.
  • Es ist anzumerken, dass es sich bei dem Klein-Chip 9 um irgendeinen Halbleiterchip handeln kann. Der Klein-Chip 9 kann zum Beispiel ein Computer, ein Speicher oder ein Sensor sein.

Claims (7)

  1. Chip-Zwischenkörper (10), der aufweist: einen Halbleiterbereich (102), der eine Mehrzahl von Chip-Bereichen (101) aufweist, wobei die Chip-Bereiche jeweils als Halbleiterchips (9) heraus zu schneiden sind; einen Schneidebereich (121), der entlang von Rändern der Chip-Bereiche bereitgestellt ist, wobei der Schneidebereich zu schneiden ist, um die Halbleiterchips herauszuschneiden; einen Kontaktbereich (104), der über den Schneidebereich hinweg den Chip-Bereichen gegenüberliegend bereitgestellt ist, wobei der Kontaktbereich konfiguriert ist, durch eine Prüfspitze einer Prüfeinheit kontaktiert zu werden, um die Chip-Bereiche zu prüfen; und eine elektrische Verdrahtung (115) aus einer letzten LB-Metallschicht des Halbleiterbereichs, wobei die Verdrahtung durchgehend mit dem Schneidebereich bereitgestellt ist, um die Chip-Bereiche und den Kontaktbereich zu verbinden, wobei der Schneidebereich eine weitere elektrische Verdrahtung (131) aufweist, die zumindest die Chip-Bereiche miteinander verbindet und die Chip-Bereiche und den Kontaktbereich verbindet, wobei die weitere elektrische Verdrahtung mit der elektrischen Verdrahtung elektrisch verbunden ist, wobei jeder der Chip-Bereiche eine Schaltungsverdrahtung (131) aufweist und wobei die weitere elektrische Verdrahtung und die Schaltungsverdrahtung in der gleichen Schicht (132) des Chip-Zwischenkörpers vorhanden und aus Kupfer gebildet sind, wobei die Schaltungsverdrahtung von einer Grenze zwischen den Chip-Bereichen und dem Schneidebereich beabstandet ist.
  2. Chip-Zwischenkörper nach Anspruch 1, wobei jeder der Chip-Bereiche Höcker (111) auf einer Oberfläche der Verdrahtung in Chip-Bereichen aufweist.
  3. Chip-Zwischenkörper nach Anspruch 2, wobei der Kontaktbereich eine Mehrzahl von Prüfkontaktstellen (103) aufweist, wobei die Prüfkontaktstellen konfiguriert sind, durch jeweilige Kontaktpunkte der Prüfspitze der Prüfeinheit kontaktiert zu werden, und wobei jede der Prüfkontaktstellen eine größere Fläche als jeder der Höcker aufweist.
  4. Chip-Zwischenkörper nach einem der vorhergehenden Ansprüche, wobei der Chip-Zwischenkörper ein Plattenelement ist und in einer Draufsicht eine insgesamt quadratische Form aufweist.
  5. Chip-Zwischenkörper nach Anspruch 4, wobei der Kontaktbereich entlang von Rändern des Chip-Zwischenkörpers bereitgestellt ist.
  6. Verfahren für ein Prüfen eines Chip-Bereichs, das aufweist: Herstellen eines Chip-Zwischenkörpers (10) nach einem der Ansprüche 1 bis 5; und Prüfen der Chip-Bereiche mit einer Prüfspitze einer Prüfeinheit (5), die den Kontaktbereich kontaktiert.
  7. Verfahren für ein Herstellen eines Halbleiterchips, das aufweist: Prüfen eines Halbleiterbereichs, der auf einem Chip-Zwischenkörper nach einem der Ansprüche 1 bis 5 bereitgestellt ist, mit einer Prüfspitze einer Prüfeinheit (5); und Schneiden des Schneidebereichs, um die Halbleiterchips herauszuschneiden.
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