EP1145315A1 - Vertikal integrierte halbleiteranordnung - Google Patents

Vertikal integrierte halbleiteranordnung

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EP1145315A1
EP1145315A1 EP99964451A EP99964451A EP1145315A1 EP 1145315 A1 EP1145315 A1 EP 1145315A1 EP 99964451 A EP99964451 A EP 99964451A EP 99964451 A EP99964451 A EP 99964451A EP 1145315 A1 EP1145315 A1 EP 1145315A1
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EP
European Patent Office
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carrier
semiconductor
main side
semiconductor chip
another
Prior art date
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Withdrawn
Application number
EP99964451A
Other languages
English (en)
French (fr)
Inventor
Michael Smola
Andreas Kux
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Infineon Technologies AG
Original Assignee
Infineon Technologies AG
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Filing date
Publication date
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Withdrawn legal-status Critical Current

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Definitions

  • the thin grinding of semiconductor chips is becoming interesting, e.g. To be able to assemble stacks of several semiconductor chips on top of one another.
  • the semiconductor chips are ground so thin that a plated-through hole for connecting two or more layers is made possible.
  • the through-contacting of thin-ground semiconductor chips of this type can also be used in order to use the rear side of the semiconductor chips for circuit structures. This is of particular interest in the area of security and chip card ICs, since active protective structures against physical attacks can be implemented in this way (e.g. security plate on the back).
  • the object of the present invention is therefore to propose a semiconductor arrangement with thin-ground semiconductor chips that can be produced inexpensively.
  • a semiconductor arrangement with at least one semiconductor chip with a first and a second main side is proposed, the semiconductor chip having active structures on the first and the second main side which are connected to one another by means of connections passing through the semiconductor chip, the at least one semiconductor chip also having one of the main pages is arranged on a first main page of a carrier.
  • the carrier remains in the semiconductor arrangement, so that good manageability is ensured during manufacture. It is possible to arrange several chips on the first main side of the carrier.
  • at least one further semiconductor chip with active structures on its first and second main side is provided on the second, opposite, main side of the carrier, one of its main sides facing the carrier and the semiconductor chip on the first main side facing the wearer.
  • the semiconductor arrangement is provided in the form of a “sandwich” structure on both sides of the carrier. This enables a semiconductor arrangement that requires little space.
  • the carrier of the first and / or the second main side has contact connections which are connected to contacts of the semiconductor chips of the active structure.
  • the carrier can thus be used to accommodate simple passive connection structures, which on the one hand can reduce the complexity of the active layers and on the other hand can ensure high security against the separation of active structures and the carrier. It is thus possible to connect contacts of a semiconductor chip via the passive connection structure in the carrier or to connect contacts of different semiconductor chips via the passive connection structure in the carrier.
  • the connection structures can be provided in one or more levels in the carrier.
  • either the contact connections on the first main side of the carrier are connected to one another and / or the contact connections on the second main side of the carrier are connected to one another and / or the contact connections on the first and the second main side of the carrier are connected to one another via vias.
  • the electrical connection between two semiconductor chips, which are located on the opposite main sides of the carrier can be realized via vias in the carrier.
  • the interconnected contacts of the semiconductor chips are then advantageously located on the sides of the semiconductor chips that face the carrier. If the contacts between one of the semiconductor chips and the carrier were separated, the circuits implemented on the semiconductor chips would no longer be functional. This enables an examination of the lines that arise
  • the carrier has vias and non-conductive areas running at regular intervals from the first to the second main side.
  • the carrier is advantageously designed as a semiconductor wafer.
  • a semiconductor wafer serving as a carrier can be produced inexpensively and also has the advantage that the layer thickness can be selected in accordance with the mechanical requirements without the technological boundary conditions of the active ones
  • Layer can be influenced. Of course, this also applies to any other carrier, for example made of a plastic or a ceramic.
  • a semiconductor wafer as a carrier also has the advantage that it is particularly easy to connect to the semiconductor chips. In addition, the coefficients of thermal expansion are matched to one another.
  • FIG. 1 shows a first exemplary embodiment of the semiconductor arrangement according to the invention with a semiconductor chip on a main side of a carrier
  • Figure 2 shows a second embodiment of the semiconductor device according to the invention with semiconductor chips on both main sides of a carrier and
  • FIG. 3 shows a third exemplary embodiment of a semiconductor arrangement according to the invention, with a special one
  • FIG. 1 shows the simplest embodiment of a semiconductor arrangement according to the invention.
  • a semiconductor chip 1 is applied to a first main side 8 of a carrier 7.
  • the semiconductor chip 1 has an active structure 4 on a first main side 2.
  • An active structure 5 is also applied to a second main side 3.
  • the second main side 3 of the semiconductor chip 1 is connected to the first main side 8 of the carrier 7.
  • the active structures 4, 5 of the semiconductor chip 1 are connected to one another via a plurality of connections which extend from the first to the second main side 2, 3.
  • the semiconductor chip 1 is a thin-ground semiconductor chip which has a thickness of 15 to 20 ⁇ m, for example.
  • the carrier has a thickness of 100 ⁇ m, for example.
  • the layer thickness of the carrier can be chosen according to the mechanical requirements. Since the carrier 7 is not conductive, the technological boundary conditions of the active layer 5 need not be taken into account.
  • the carrier 7 in FIG. 1 also has a connection structure 18, which in the present example connects contacts (not shown) of the semiconductor chip 1 to one another.
  • the carrier 7 can have one or even more additional wiring layers. As a result, the complexity of the wiring in the active structure of the semiconductor chip 1 can be reduced.
  • the connection between the carrier 7 and the semiconductor chip 1 can take place, for example, by means of gluing or laminating. The connection can of course also be made in any other suitable manner.
  • FIG. 2 shows a second exemplary embodiment of the semiconductor arrangement according to the invention.
  • a semiconductor chip 1 and a semiconductor chip 10 are now respectively applied to a carrier 7 both on a first main side 8 and on a second main side 9.
  • the carrier 7 now has contact connections 15, 16 both on the first and on the second main side 8, 9.
  • the contact connections 15, 16 are connected to one another via vias and establish an electrical connection between the active structure 5 of the semiconductor chip 1 and the active structure 14 of the semiconductor chip 10.
  • the distance between the semiconductor chips 1, 10 and the carrier 7 due to the contact connections 15, 16 can be filled, for example, with an underfiller (not shown).
  • the semiconductor chip 1 and the semiconductor chip 10 are arranged on the carrier 7 in such a way that their edges lie opposite one another, that is to say the edges of the respective semiconductor chips are approximately flush with one another. In this way, a semiconductor arrangement with small external dimensions can be produced.
  • connection structures can be such that they connect the contacts of a plurality of semiconductor chips to one another on one main side of the carrier.
  • connection structure can also be such that, as shown in FIG. shows, only contacts of a semiconductor chip interconnected.
  • FIGS. 1 and 2 It is also conceivable to stack several of the semiconductor arrangements shown in FIGS. 1 and 2 on top of one another.
  • the active structures of two semiconductor chips would be connected to one another.
  • the layer sequence of such a semiconductor arrangement would then consist, for example, of a semiconductor chip carrier-semiconductor chip-semiconductor chip carrier-semiconductor chip. Since each of the “basic modules” (consisting of a carrier and a semiconductor chip or a semiconductor chip applied on both sides) has a high degree of stability in itself, it is now possible to connect the active structures of two semiconductor chips directly to one another.
  • FIG. 3 shows a third exemplary embodiment of the semiconductor arrangement according to the invention. This differs from the semiconductor arrangement shown in FIG. 2 only in that the carrier has a regular structure of vertical structure, that is to say from the first to the second main side 8, 9 of the carrier 7, alternating between conductive (through-contact 17) and non-conductive Areas. In this case, the contacts of the semiconductor chips and the contact connections on the carrier need not be aligned with one another.
  • a universal carrier can be used, which can be used regardless of the position of the contacts on the semiconductor chips. It should only be noted here that the corresponding minimum distances between the contacts on the semiconductor chips are observed, so that the
  • the invention enables a semiconductor arrangement with which semiconductor chips structured on both sides can be arranged one above the other, wherein simple and inexpensive handling is made possible in the production of the semiconductor arrangement.
  • the semiconductor arrangement according to the invention has good mechanical properties. At the same time, a small layer thickness is made possible due to the thin-ground semiconductor chips.

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Abstract

Die Erfindung schlägt eine Halbleiteranordnung vor mit zumindest einem Halbleiterchip mit einer ersten und einer zweiten Hauptseite, der auf der ersten und der zweiten Hauptseite aktive Strukturen aufweist, die mittels durch den Halbleiterchip hindurchgehenden Verbindungen miteinander verbunden sind, wobei der zumindest eine Halbleiterchip mit einer der Hauptseiten auf einer ersten Hauptseite eines Trägers angeordnet ist.

Description

Beschreibung
Vertikal integrierte Halbleiteranordnung
Im Rahmen neuer Technologien wird das Dünnschleifen von Halbleiterchips interessant, um z.B. Stapel von mehreren Halbleiterchips aufeinandermontieren zu können. Zu diesem Zweck werden die Halbleiterchips soweit dünn-geschliffen, daß eine Durchkontaktierung zur Verbindung zweier oder mehrerer Lagen ermöglicht wird. Neben der Möglichkeit Halbleiterchip-Stapel geringer Bauhöhe zu handhaben, kann die Durchkontaktierung derartig dünngeschliffener Halbleiterchips auch eingesetzt werden, um die Rückseite der Halbleiterchips für Schaltungsstrukturen zu nutzen. Dies ist vor allem im Bereich der Si- cherheits- und Chipkarten IC 's interessant, da auf diese Weise aktive Schutzstrukturen gegen physikalische Angriffe realisiert werden können (z.B. rückseitiger Sicherungsschild).
Heutige Halbleiterchips werden zu diesem Zweck bis auf eine Dicke von 15-20μm geschliffen. Die Folge ist, daß es relativ schwierig wird, die resultierenden Halbleiterchips weiter zu verarbeiten. Zum einen können sich die Halbleiterchips „aufrollen", zum anderen ist die Montage auf konventionellen Trägern relativ schwierig. Weiterhin könnten Verspannungen zwi- sehen den Schichten eines Stapels auftreten, die im schlechtesten Fall zu einer reduzierten Temperaturbelastbarkeit der Anordnung führen.
Bei Hochleistungsrechnern werden oben beschriebene Stapel be- reits eingesetzt, was aber mit erheblichen Kosten beim Hand- ling und der Montage der Chips verbunden ist. Um die oben beschriebenen Probleme beim Handling, das heißt während der Herstellung, zu vermeiden werden dabei temporäre Träger eingesetzt, die nur während der Montage mit dem Halbleiterchip verbunden sind und nach dem Zusammenfügen des Halbleiterchipstapels entfernt werden. Neben den hohen Kosten ist das kom- plizierte und mit vielen Verfahrensschritten ablaufende Herstellungsverfahren für Low-Cost -Anwendungen nicht vertretbar.
Die Aufgabe der vorliegenden Erfindung besteht deshalb darin, eine Halbleiteranordnung mit dünngeschliffenen Halbleiterchips vorzuschlagen, das kostengünstig herstellbar ist.
Diese Aufgabe wird mit den Merkmalen des Patentanspruchs 1 gelöst. Es wird eine Halbleiteranordnung mit zumindest einem Halbleiterchip mit einer ersten und einer zweiten Hauptseite vorgeschlagen, wobei der Halbleiterchip auf der ersten und der zweiten Hauptseite aktive Strukturen aufweist, die mittels durch den Halbleiterchip hindurchgehende Verbindungen miteinander verbunden sind, wobei der zumindest eine Halblei- terchip mit einer der Hauptseiten auf einer ersten Hauptseite eines Trägers angeordnet ist .
Es wird also vorgeschlagen, dünngeschliffene Halbleiterchips dauerhaft auf einen kostengünstigen Träger zu montieren. Da- durch werden die Vorteile der Durchkontaktierung aktiver
Strukturen und die dazu erforderliche geringe Materialdicke des Halbleiterchips mit einer guten mechanischen Stabilität verbunden. Im Gegensatz zum Stand der Technik verbleibt der Träger in der Halbleiteranordnung, so daß eine gute Handhab- barkeit bei der Herstellung gewährleistet wird. Es besteht dabei die Möglichkeit, mehrere Chips auf der ersten Hauptseite des Trägers anzuordnen. In einer Ausgestaltung der Erfindung ist auf der zweiten, der ersten gegenüberliegenden Hauptseite des Trägers zumindest ein weiterer Halbleiterchip mit aktiven Strukturen auf seiner ersten und zweiten Haupt- seite vorgesehen, der mit einer seiner Hauptseiten dem Träger zugewandt ist und der dem Halbleiterchip auf der ersten Hauptseite des Trägers gegenüberliegt. In diesem Fall ist die Halbleiteranordnung in Form einer „Sandwich" Struktur beid- seitig des Trägers vorgesehen. Hiermit ist eine Halbleiteranordnung möglich, die nur wenig Platz bedarf. In einer weiteren Ausgestaltung der Erfindung weist der Träger der ersten und/oder der zweiten Hauptseite Kontaktanschlüsse auf, die mit Kontakten der Halbleiterchips der aktiven Struktur verbunden sind. Der Träger kann somit dazu ver- wendet werden, einfache passive Verbindungsstrukturen aufzunehmen, wodurch einerseits die Komplexität der aktiven Schichten reduziert werden kann und andererseits eine hohe Sicherheit gegen die Trennung von aktiven Strukturen und dem Träger gewährleistet werden kann. Es ist somit möglich, Kon- takte eines Halbleiterchips über die passive Verbindungsstruktur im Träger zu verbinden oder aber Kontakte unterschiedlicher Halbleiterchips über die passive Verbindungsstruktur im Träger zu verbinden. Die Verbindungsstrukturen können in einer oder in mehreren Ebenen im Träger vorgesehen sein.
Hierzu sind entweder die Kontaktanschlüsse auf der ersten Hauptseite des Trägers miteinander verbunden und/oder die Kontaktanschlüsse auf der zweiten Hauptseite des Träges mit- einander verbunden und/oder die Kontaktanschlüsse auf der ersten und der zweiten Hauptseite des Trägers über Durchkontak- tierungen miteinander verbunden. Die elektrische Verbindung zwischen zwei Halbleiterchips, die sich auf den gegenüberliegenden Hauptseiten des Trägers befinden, kann über Durchkon- taktierungen im Träger realisiert werden. Bei sicherheitsrelevanten Anwendungen ist es vorteilhaft, wenn die Funktionsfähigkeit der Halbleiteranordnung nur dann gewährleistet ist, wenn zumindest zwei Halbleiterchips elektrisch miteinander verbunden sind. Die miteinander verbundenen Kontakte der Halbleiterchips befinden sich dann vorteilhafterweise jeweils auf den Seiten der Halbleiterchips, die dem Träger zugewandt sind. Würden die Kontakte zwischen einem der Halbleiterchips und dem Träger aufgetrennt, so wären die auf den Halbleiterchips realisierten Schaltungen nicht mehr funktionsfähig. So- mit kann eine Untersuchung der auf den Leitungen entstehenden
Ladungspotentiale verhindert werden. In einer vorteilhaften Ausgestaltung weist der Träger in regelmäßigen Abständen von der ersten zur zweiten Hauptseite verlaufende Durchkontaktierungen und nicht-leitende Gebiete auf. Der Vorteil besteht darin, daß ein universeller Träger benutzt werden kann, der unabhängig von der Lage der Kontakte auf den aktiven Flächen der Halbleiterchips verwendet werden kann, wenn die entsprechenden Minimalabstände der Kontakte der Halbleiterchips eingehalten werden.
Vorteilhafterweise ist der Träger in einer Ausgestaltung der Erfindung als Halbleiterwafer ausgeführt. Ein als Träger dienender Halbleiterwafer ist kostengünstig herstellbar und weist zudem den Vorteil auf, daß die Schichtdicke entsprechend der mechanischen Erfordernis gewählt werden kann, ohne daß dabei die technologischen Randbedingungen der aktiven
Schicht beeinflußt werden. Dies gilt selbstverständlich auch für jeden beliebigen anderen Träger, zum Beispiel aus einem Kunststoff oder einer Keramik. Ein Halbleiterwafer als Träger weist zudem den Vorteil auf, daß dieser mit den Halbleiter- chips besonders einfach verbindbar ist. Zudem sind die thermischen Ausdehnungskoeffizienten aneinander angepaßt.
Die Erfindung und deren Vorteile werden anhand der nachfolgenden Figuren näher erläutert. Es zeigen:
Figur 1 ein erstes Ausführungsbeispiel der erfindungsgemäßen Halbleiteranordnung mit einem Halbleiterchip auf einer Hauptseite eines Trägers,
Figur 2 ein zweites Ausführungsbeispiel der erfindungsgemäßen Halbleiteranordnung mit Halbleiterchips auf beiden Hauptseiten eines Trägers und
Figur 3 ein drittes Ausführungsbeispiel einer erfindungsge- mäßen Halbleiteranordnung, mit einer besonderen
Ausgestaltung der Durchkontaktierung eines Trägers. Die Figur 1 zeigt die einfachste Ausgestaltung einer erfindungsgemäßen Halbleiteranordnung. Auf einer ersten Hauptseite 8 eines Trägers 7 ist ein Halbleiterchip 1 aufgebracht . Der Halbleiterchip 1 weist auf einer ersten Hauptseite 2 eine ak- tive Struktur 4 auf. Auf einer zweiten Hauptseite 3 ist ebenfalls eine aktive Struktur 5 aufgebracht. Die zweite Hauptseite 3 des Halbleiterchips 1 ist dabei mit der ersten Hauptseite 8 des Trägers 7 verbunden. Die aktiven Strukturen 4, 5 des Halbleiterchips 1 sind über mehrere Verbindungen, die sich von der ersten zur zweiten Hauptseite 2, 3 erstrecken, miteinander verbunden.
Der Halbleiterchip 1 ist ein dünngeschliffener Halbleiterchip, der beispielsweise eine Dicke von 15 bis 20 μm auf- weist. Der Träger weist beispielsweise eine Dicke von 100 μm auf. Die Schichtdicke des Trägers kann dabei entsprechend den mechanischen Erfordernissen gewählt werden. Da der Träger 7 nicht leitend ist, muß dabei nicht auf die technologischen Randbedingungen der aktiven Schicht 5 Rücksicht genommen wer- den.
Der Träger 7 in der Figur 1 weist ferner eine Verbindungs- struktur 18 auf, die im vorliegenden Beispiel Kontakte (nicht gezeigt) des Halbleiterchips 1 miteinander verbindet. Der Träger 7 kann bei eine oder sogar mehrere zusätzliche Verdrahtungslagen aufweisen. Hierdurch kann die Komplexität der Verdrahtung in der aktiven Struktur des Halbleiterchips 1 verringert werden. Die Verbindung zwischen dem Träger 7 und dem Halbleiterchip 1 kann beispielsweise mittels Kleben oder Laminieren erfolgen. Die Verbindung kann selbstverständlich auch auf jede andere geeignete Art und Weise erfolgen.
Wesentlich bei der vorliegenden Erfindung ist die Tatsache, daß der dünngeschliffene Halbleiterchip und der Träger 7 dau- erhaft miteinander verbunden werden. Hierdurch ist ein einfaches Handling des Halbleiterchips möglich. Die im Stand der Technik auftretenden Nachteile werden umgangen, wodurch auf beiden Hauptseiten mit aktiven Schichten versehene Halbleiterchips beziehungsweise Halbleiterchipstapel auch für Low- Cost -Anwendungen erschlossen werden.
Die Figur 2 zeigt ein zweites Ausführungsbeispiel der erfindungsgemäßen Halbleiteranordnung. Auf einem Träger 7 sind nun sowohl auf einer ersten Hauptseite 8 als auch auf einer zweiten Hauptseite 9 jeweils ein Halbleiterchip 1 beziehungsweise ein Halbleiterchip 10 aufgebracht. Der Träger 7 weist nunmehr sowohl auf der ersten als auch auf der zweiten Hauptseite 8, 9 Kontaktanschlüsse 15, 16 auf. Die Kontaktanschlüsse 15, 16 sind über Durchkontaktierungen miteinander verbunden und stellen eine elektrische Verbindung zwischen der aktiven Struktur 5 des Halbleiterchips 1 und der aktiven Struktur 14 des Halbleiterchips 10 her. Der zwischen den Halbleiterchips 1, 10 und dem Träger 7 aufgrund der Kontaktanschlüsse 15, 16 entstehende Abstand kann beispielsweise mit einem Underfiller (nicht gezeigt) ausgefüllt werden.
Der Halbleiterchip 1 und der Halbleiterchip 10 sind derart auf dem Träger 7 angeordnet, daß deren Ränder gegenüberliegen, das heißt die Ränder der jeweiligen Halbleiterchips in etwa bündig miteinander abschließen. Hierdurch läßt sich eine Halbleiteranordnung mit geringen äußeren Abmaßen herstellen.
In den in den Figuren 1 und 2 gezeigten Ausführungsbeispielen ist auf den Hauptseiten des Trägers 7 jeweils nur ein Halbleiterchip dargestellt. Selbstverständlich ist es denkbar, sowohl auf der ersten als auch auf der zweiten Hauptseite 8, 9 des Trägers 7 mehrere Halbleiterchips nebeneinander anzuordnen. Diese können beispielsweise über VerbindungsStrukturen im Träger 7 miteinander verbunden sein. Die Verbindungs- Strukturen können dabei derart beschaffen sein, daß diese die Kontakte mehrere Halbleiterchips auf einer Hauptseite des Trägers miteinander verbindet. Die VerbindungsStruktur kann jedoch auch so beschaffen sein, daß sie, wie in Figur 1 ge- zeigt, nur Kontakte eines Halbleiterchips miteinander verbindet.
Es ist auch denkbar, mehrere der in den Figuren 1 und 2 ge- zeigten Halbleiteranordnungen übereinander zu stapeln. Hierbei würden die aktiven Strukturen zweier Halbleiterchips miteinander verbunden werden. Die Schichtfolge einer derartigen Halbleiteranordnung würde dann beispielsweise aus einem Halbleiterchip-Träger-Halbleiterchip-Halbleiterchip-Träger- Halbleiterchip bestehen. Da jedes der „Grund-Module" (bestehend aus einem Träger und einem oder beidseitig aufgebrachten Halbleiterchip) für sich betrachtet eine hohe Stabilität aufweist, ist es nunmehr möglich, die aktiven Strukturen zweier Halbleiterchips direkt miteinander zu verbinden.
Denkbar wäre nunmehr auch, auf ein „Grund-Modul" gemäß einer der gezeigten Ausführungsbeispiele lediglich einen weiteren, dünngeschliffenen und einseitig oder beidseitig mit aktiven Strukturen versehenen Halbleiterchip auf die aktive Struktur eines Halbleiterchips der „Grund-Module" aufzubringen.
Die Figur 3 zeigt ein drittes Ausführungsbeispiel der erfindungsgemäßen Halbleiteranordnung. Diese unterscheidet sich von der in Figur 2 gezeigten Halbleiteranordnung lediglich dadurch, daß der Träger aus einer regulären Struktur von vertikalen, das heißt von der ersten zur zweiten Hauptseite 8, 9 des Trägers 7 laufenden Struktur, abwechselnd leitenden (Durchkontaktierung 17) und nicht-leitenden Gebieten besteht. In diesem Fall müssen die Kontakte der Halbleiterchips und die Kontaktanschlüsse auf dem Träger nicht zueinander ausgerichtet sein. Es kann ein universeller Träger benutzt werden, der unabhängig von der Lage der Kontakte auf den Halbleiterchips verwendet werden kann. Hierbei ist lediglich zu beachten, daß die entsprechenden Minimalabstände der Kontakte auf den Halbleiterchips eingehalten werden, so daß durch die
Durchkontaktierungen 17 kein Kurzschluß zwischen zwei Kontakten eines Halbleiterchips hergestellt wird. Die Erfindung ermöglicht eine Halbleiteranordnung, mit der beidseitig strukturierte Halbleiterchips übereinander angeordnet werden können, wobei eine einfache und kostengünstige Handhabung bei der Herstellung der Halbleiteranordnung ermöglicht wird. Die erfindungsgemäße Halbleiteranordnung weist gute mechanische Eigenschaften auf. Gleichzeitig wird eine geringe Schichtdicke aufgrund der dünngeschliffenen Halbleiterchips ermöglicht.
Bezugszeichenliste
1 Halbleiterchip
2 Erste Hauptseite
3 Zweite Hauptseite
4, 5 aktive Struktur
6 Verbindung
7 Träger
8 Erste Hauptseite
9 Zweite Hauptseite
10 Halbleiterchip
11 Erste Hauptseite
12 Zweite Hauptseite
13, 14 aktive Struktur
15, 16 Kontaktanschluß
17 Durchkontaktierung
18 Verbindungsstruktur

Claims

Patentansprüche
1. Halbleiteranordnung mit zumindest einem Halbleiterchip (1) mit einer ersten und einer zweiten Hauptseite (2, 3), der auf der ersten und der zweiten Hauptseite (2, 3) aktive Strukturen (4, 5) aufweist, die mittels durch den Halbleiterchip (1) hindurchgehende Verbindungen (6) miteinander verbunden sind, wobei der zumindest eine Halbleiterchip (1) mit einer der Hauptseiten (3) auf einer ersten Hauptseite (8) eines Trägers (7) angeordnet ist.
2. Halbleiteranordnung nach Anspruch 1, dadurch gekennzeichnet, daß auf der zweiten, der ersten gegenüberliegenden Hauptseite (9) des Trägers (7) zumindest ein weiterer Halbleiterchip (10) mit aktiven Strukturen (13, 14) auf seiner ersten und zweiten Hauptseite (11, 12) vorgesehen ist, der mit einer seiner HauptSeiten (14) dem Träger (7) zugewandt ist und der dem Halbleiterchip (1) auf der ersten Hauptseite (8) des Trä- gers (7) gegenüberliegt.
3. Halbleiteranordnung nach Anspruch 1 oder 2, dadurch gekennzeichnet, daß der Träger (7) auf der ersten und/oder der zweiten Haupt - seite (8, 9) Kontaktanschlüsse (15, 16) aufweist, die mit Kontakten der Halbleiterchips (1, 10) der aktiven Struktur (4, 5) verbunden ist.
4. Halbleiteranordnung nach einem der Ansprüche 1 bis 3, dadurch gekennzeichnet, daß der Träger (7) passive Verbindungsstrukturen (18) aufweist .
5. Halbleiteranordnung nach Anspruch 3 oder 4 , dadurch gekennzeichnet, daß die Kontaktanschlüsse (15) auf der ersten Hauptseite (8) des Trägers (7) miteinander verbunden sind und/oder die Kon- taktanschlüsse (16) auf der zweiten Hauptseite (9) des Trägers (7) miteinander verbunden sind und/oder die Kontaktanschlüsse (15, 16) auf der ersten und der zweiten Hauptseite des Trägers (7) über Durchkontak ierungen (17) miteinander verbunden sind.
6. Halbleiteranordnung nach einem der Ansprüche 2 bis 5, dadurch gekennzeichnet, daß der Träger (7) abwechselnd in regelmäßigen Abständen von der ersten zur zweiten Hauptseite (8, 9) verlaufende Durchkontaktierungen (17) und nicht-leitende Gebiete aufweist.
7. Halbleiteranordnung nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, daß der Träger (7) ein Halbleiterwafer ist.
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Families Citing this family (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3910493B2 (ja) * 2002-06-14 2007-04-25 新光電気工業株式会社 半導体装置及びその製造方法
CN100511672C (zh) * 2004-03-25 2009-07-08 日本电气株式会社 芯片层叠型半导体装置
US7511359B2 (en) * 2005-12-29 2009-03-31 Intel Corporation Dual die package with high-speed interconnect
FR2901636A1 (fr) * 2006-05-24 2007-11-30 Commissariat Energie Atomique Connecteur a vias isoles
US8399973B2 (en) * 2007-12-20 2013-03-19 Mosaid Technologies Incorporated Data storage and stackable configurations
US7791175B2 (en) * 2007-12-20 2010-09-07 Mosaid Technologies Incorporated Method for stacking serially-connected integrated circuits and multi-chip device made from same
US9385095B2 (en) 2010-02-26 2016-07-05 Taiwan Semiconductor Manufacturing Company, Ltd. 3D semiconductor package interposer with die cavity
US8519537B2 (en) * 2010-02-26 2013-08-27 Taiwan Semiconductor Manufacturing Company, Ltd. 3D semiconductor package interposer with die cavity
US8618654B2 (en) 2010-07-20 2013-12-31 Marvell World Trade Ltd. Structures embedded within core material and methods of manufacturing thereof
US8218329B2 (en) * 2010-03-29 2012-07-10 Xerox Corporation Back-to-back package accomplishing short signal path lengths
US9935090B2 (en) 2014-02-14 2018-04-03 Taiwan Semiconductor Manufacturing Company, Ltd. Substrate design for semiconductor packages and method of forming same
US10026671B2 (en) 2014-02-14 2018-07-17 Taiwan Semiconductor Manufacturing Company, Ltd. Substrate design for semiconductor packages and method of forming same
US9768090B2 (en) 2014-02-14 2017-09-19 Taiwan Semiconductor Manufacturing Company, Ltd. Substrate design for semiconductor packages and method of forming same
US9653443B2 (en) 2014-02-14 2017-05-16 Taiwan Semiconductor Manufacturing Company, Ltd. Thermal performance structure for semiconductor packages and method of forming same
US10056267B2 (en) 2014-02-14 2018-08-21 Taiwan Semiconductor Manufacturing Company, Ltd. Substrate design for semiconductor packages and method of forming same
US9564416B2 (en) 2015-02-13 2017-02-07 Taiwan Semiconductor Manufacturing Company, Ltd. Package structures and methods of forming the same

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR900008647B1 (ko) * 1986-03-20 1990-11-26 후지쓰 가부시끼가이샤 3차원 집적회로와 그의 제조방법
US4774632A (en) * 1987-07-06 1988-09-27 General Electric Company Hybrid integrated circuit chip package
US5382827A (en) * 1992-08-07 1995-01-17 Fujitsu Limited Functional substrates for packaging semiconductor chips
JP2001523390A (ja) * 1994-12-22 2001-11-20 ベネディクト・ジー・ペース 反転型のチップが接合された高い実装効率を有するモジュール
JP2905736B2 (ja) * 1995-12-18 1999-06-14 株式会社エイ・ティ・アール光電波通信研究所 半導体装置
US5760478A (en) * 1996-08-20 1998-06-02 International Business Machines Corporation Clock skew minimization system and method for integrated circuits

Non-Patent Citations (1)

* Cited by examiner, † Cited by third party
Title
See references of WO0041241A1 *

Also Published As

Publication number Publication date
KR20010104320A (ko) 2001-11-24
US6388320B2 (en) 2002-05-14
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US20020003297A1 (en) 2002-01-10
RU2213391C2 (ru) 2003-09-27
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WO2000041241A1 (de) 2000-07-13
JP2002534809A (ja) 2002-10-15

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