EP1133795A1 - Verfahren zur herstellung eines beidseitig prozessierten integrierten schaltkreises - Google Patents

Verfahren zur herstellung eines beidseitig prozessierten integrierten schaltkreises

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EP1133795A1
EP1133795A1 EP99956002A EP99956002A EP1133795A1 EP 1133795 A1 EP1133795 A1 EP 1133795A1 EP 99956002 A EP99956002 A EP 99956002A EP 99956002 A EP99956002 A EP 99956002A EP 1133795 A1 EP1133795 A1 EP 1133795A1
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EP
European Patent Office
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metallization
wafer
integrated circuit
circuit structure
circuit
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Application number
EP99956002A
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English (en)
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Inventor
Thomas Grassl
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Giesecke and Devrient GmbH
Original Assignee
Giesecke and Devrient GmbH
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Filing date
Publication date
Application filed by Giesecke and Devrient GmbH filed Critical Giesecke and Devrient GmbH
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    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76898—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics formed through a semiconductor substrate
    • H—ELECTRICITY
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    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
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    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8221—Three dimensional integrated circuits stacked in different levels
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    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00

Definitions

  • the invention relates to a method for producing an integrated circuit processed on both sides, a circuit produced by this method and a module or a chip card with a circuit produced in this way.
  • a particular problem in the manufacture of integrated circuits in general is the wiring, which is becoming more and more complex with ever smaller structure widths and greater functionality. This means that when the chips are wired, the metallization takes place in several layers or the number of layers increases with increasing chip complexity. The difficulty arises here that an arbitrary number of metallization layers cannot be arranged one above the other.
  • Vertically integrated circuits are known from the prior art. Vertical system integration provides a method in which a chip or wafer is thinned and bonded to another chip or wafer.
  • a method for producing a three-dimensional integrated circuit is known, for example, from German Offenlegungsschrift DE-OS 4433845. There, a method is specified in which two finished substrates which are provided with metallization structures are connected to one another. The thinned wafers are broken down into individual chips and applied to the lower substrate, with at least one of the substrates being subjected to a functional test before the substrates are joined, with which defective chips are separated out. In each case, the metallization structure of the lower wafer is connected to the component level of the upper wafer, so that an integrated one Circuit with two or more chips produced independently of one another arises.
  • each metallization structure is assigned to a circuit structure and when the structures are put together a high adjustment accuracy is required or high reject rates have to be accepted.
  • the essence of the invention is that a completely processed wafer, ie a substrate with a circuit structure and a metallization structure arranged thereon, preferably consisting of several layers, is bonded to a handling wafer after the structure has been provided with through-holes to the rear of the wafer, which were isolated from the silicon. After re-bonding, the first substrate is thinned from the back, so that the via holes are rather open or the metallized connections are exposed. A second metallization structure is now produced on the back of the chip, which is connected to the first metallization structure by means of the plated-through hole.
  • an integrated circuit can be produced in which a circuit structure is provided on both sides with a metallization structure. Due to the direct processing on the thinned circuit structure, the effort for the positioning is not higher than with the conventional, one-sided metallization. In this way it is possible to provide wiring even for very small structure widths or to enable such wiring.
  • the thin process can be ended when the metallization of the via holes has been reached.
  • the metallization can be carried out after the thin process, in which case the thin process is ended when the via holes are reached.
  • the back of the substrate can be thinned in order to subsequently process a second circuit structure on this back.
  • the processing of the metallization structure can advantageously be continued.
  • the wafer is planarized on the back and bonded to a second handling wafer, so that the processing of a metallization structure on the first circuit structure can be continued. This is necessary if the substrate with buried oxide layer was not initially provided with a metallization structure on the first circuit structure.
  • the plated-through holes are advantageously etched through and metallized before re-bonding onto the first handling wafer.
  • the wafer processed on both sides can be connected to one or more further wafers processed on one or both sides to form a chip stack.
  • Independent claim 13 of the application describes a circuit produced by the method according to the invention.
  • This circuit has a structure in which a single-layer or multilayer metallization structure is arranged above the circuit structure and in which a second metallization structure is present further below the circuit structure.
  • the first and second metallization structures are connected to one another by means of inter-chip connections.
  • the integrated circuit also has advantageous configurations which result from the method steps.
  • the integrated circuit can be provided with a drill protection layer on both sides, it can also contain a substrate with a buried substrate layer and thus two different circuit structures.
  • the integrated circuit according to the invention can be stacked with further integrated circuits, which are also processed on both sides or with circuits processed on one side or wafers or chips.
  • the independent claim 17 provides protection for a module which is suitable for installation in a chip card and contains an integrated circuit in accordance with claims 13 to 16.
  • the further independent claim 21 protects a chip card which contains an integrated circuit or a module according to the invention.
  • FIG. 1 shows the various manufacturing steps of an integrated circuit using the method according to the invention (FIGS. 1a-1g) and
  • FIG. 2 shows a possible production sequence for an integrated circuit with a substrate with a buried oxide layer (FIGS. 2a-2d).
  • Fig. La shows a starting substrate with an already processed, i.e. with a circuit structure provided silicon wafer 1.
  • a metallization structure 2 has already been applied to this silicon wafer, which contains the wiring elements 3, which in the case of FIG.
  • One of the metallization layers preferably the uppermost one, can be designed as a drill protection film. This layer can be used to identify when an attempt is being made to remove the metallization layers in order to read out the content of the circuit structure, for example a memory.
  • FIG. 1b shows the wafer arrangement after the next method step, in which through-hole holes 4 have been etched into the circuit structure 1 through the metallization structure 2.
  • Fig. 1c shows the arrangement after isolating the via holes 4 with an insulating layer 6 and after metallization with a conductive material 5, which produces the subsequent electrical inter-chip connection (ICV).
  • the metallization of the inter-chip connection can rise above the metallization structure 2 and is connected to a connection of a metallization level.
  • the structure according to FIG. 1 c contains a planarization level 7, which is used for the Level the surface of the chip in order, as shown in FIG. 1d, to apply a handling wafer 8 by means of an adhesive connection 9.
  • the rear side processing can begin as shown in FIG.
  • the first step involves thinning the silicon wafer 1, which takes place in several steps.
  • the last step of thinning consists in an etching process which, according to the embodiment according to FIG. 1, is stopped when metallization 5 is reached.
  • the plated-through holes are not yet metallized at this stage of the process, so that in this case the etching process is stopped when the metallization holes are exposed.
  • the integrated circuit is shown in FIG. 1f after the back of the silicon 1 with a metallization structure 10 has been processed with the metal tracks 11.
  • the processing is carried out by applying the metallization levels in layers, a connection between the metallization 5 in the via holes 4 being connected to connections of the metallization structure 10. Adjustment marks can be used for the adjustment, which are produced in the same way as the through-hole 4. In this way, the exact position data are determined for processing with the metallization structure 10.
  • FIG. 1g shows a finished wafer processed on both sides after removal of the handling substrate 8.
  • 2 shows the most important manufacturing and process steps when using a substrate with a buried oxide layer for the process according to the invention.
  • FIG. 2a shows a silicon wafer 21 which is provided with a buried oxide layer 22.
  • the buried oxide layer 22 is produced, for example, by implanting a high oxygen dose in a monocrystalline silicon substrate, so that a buried SiO 2 layer is formed, over which a monocrystalline silicon layer is arranged.
  • the circuit structures, which are already arranged on the top of the buried oxide layer 22, are symbolized by the troughs 23. That 2a shows a wafer processed above the buried oxide layer.
  • through holes 25 are also arranged, which were preferably produced by the buried oxide layer in a three-stage etching process, for example, in which different materials were used for the etching, which on the one hand the etching in the silicon and on the other hand the etching in the buried oxide - Allow shift.
  • a planarization layer 24 is provided in FIG. 2a, which preferably consists of a planarization oxide.
  • FIG. 2b shows a substrate which is already connected to a handling wafer 26 above the planarization level 23. Furthermore, the substrate is thinned from the back to the desired residual thickness.
  • the silicon wafer with a planarization layer typically has a thickness of approximately 20 ⁇ m.
  • FIG. 2c shows the substrate 2b after the inter-chip connection 25 has been metallized and the back of the silicon, ie the silicon below the oxide layer with a formwork structure, indicated by a tub 27, was processed. Furthermore, a metal structure 28, which contains the conductor tracks and contact surfaces 29, was applied following the silicon.
  • 2d shows the substrate after re-bonding to a second handling wafer 30 and after application of the metallization structure 31.
  • the wafer 21, 20, 30 is sawn into individual chips and the handling wafer 30 is removed.

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Abstract

Verfahren zur Herstellung eines integrierten Schaltkreises, bei dem zunächst ein erstes Substrat mit einer Schaltungsstruktur und einer darüber angeordneten, aus einer oder mehreren Lagen bestehenden Metallisierungsstruktur mit Durchkontaktierungslöchern zur Waferrückseite hin versehen wird, wobei die Durchkontaktierungslöcher gegen die Schaltungsstruktur isoliert werden und über der Metallisierungsstruktur eine Planarisierungsschicht angeordnet wird und der auf diese Weise erhaltene erste Wafer auf einen Handlingwafer umgebondet wird, und das erste Substrat von der Rückseite her gedünnt wird, so daß die Durchkontaktierungslöcher offen sind, bzw. die metallisierten Anschlüsse freiliegen. Ein Problem bei der Herstellung von integrierten Schaltkreisen stellt die Verdrahtung dar, die bei immer kleiner werdenden Strukturbreiten und größerer Funktionalität immer komplexer werden, wodurch die Verdrahtung problematisch wird. Es ist daher Aufgabe der Erfindung, ein Verfahren anzugeben, mit dem eine Verdrahtung auch bei komplexen integrierten Schaltkreisen mit vertretbarem Aufwand und niedrigen Ausschußraten möglich ist. Diese Aufgabe wird gelöst, indem auf der Chiprückseite eine zweite Metallisierungsstruktur erzeugt wird, welche mittels der Durchkontaktierungen mit der ersten Metallisierungsstruktur und/oder der Schaltungsstruktur verbunden wird.

Description

Verfahren zur Herstellung eines beidseitig prozessierten integrierten Schaltkreises
Die Erfindung betrifft ein Verfahren zur Herstellung eines beidseitig prozessierten integrierten Schaltkreises, einen nach diesem Verfahren hergestellten Schaltkreis sowie ein Modul bzw. eine Chipkarte mit einem derart hergestellten Schaltkreis.
Ein besonderes Problem bei der Herstellung von integrierten Schaltkreisen im allgemeinen stellt die Verdrahtung dar, die bei immer kleiner werdenden Strukturbreiten und größerer Funktionalität immer komplexer wird. Dies führt dazu, daß bei der Verdrahtung der Chips die Metallisierung in mehreren Lagen erfolgt bzw. die Anzahl der Lagen mit steigender Chipkomplexi- tat sich ständig erhöht. Es ergibt sich dabei die Schwierigkeit, daß nicht beliebig viele Metallisierungslagen übereinander angeordnet werden können.
Aus dem Stand der Technik sind vertikal integrierte Schaltkreise bekannt. Die vertikale Systemintegration stellt ein Verfahren zur Verfügung, bei dem ein Chip bzw. ein Wafer gedünnt und auf einen anderen Chip bzw. Wafer gebondet wird. Ein Verfahren zur Herstellung einer dreidimensionalen integrierten Schaltung ist beispielsweise aus der deutschen Off enlegungsschrif DE-OS 4433845 bekannt. Dort wird ein Verfahren angegeben, bei dem zwei fertig prozessierte und mit Metallisierungsstrukturen versehene Substrate miteinander verbunden werden. Die gedünnten Wafer werden in einzelne Chips zerlegt und auf das untere Substrat aufgebracht, wobei vor dem Zusammenfügen der Substrate zumindest eines der Substrate einem Funktionstest unterzogen wird, mit dem fehlerhafte Chips ausgesondert werden. Es wird dabei jeweils die Metallisierungsstruktur des unteren Waf ers mit der Bauelementeebene des oberen Wafers verbunden, so daß ein integrierter Schaltkreis mit zwei oder mehreren voneinander unabhängig hergestellten Chips entsteht.
Der Nachteil dieser Verfahren besteht darin, daß jede Metallisierungsstruk- tur einer Schaltkreisstruktur zugeordnet ist und beim Zusammenfügen der Strukturen eine hohe Justiergenauigkeit gefordert ist oder hohe Ausschußraten in Kauf genommen werden müssen.
Es ist daher Aufgabe der Erfindung, ein Verfahren anzugeben, mit dem eine Verdrahtung auch bei komplexen integrierten Schaltkreisen mit vertretbarem Aufwand und niedrigen Ausschußraten möglich ist bzw. einen integrierten Schaltkreis anzugeben, der nach diesem Verfahren hergestellt ist.
Diese Aufgabe wird durch ein Verfahren gemäß Anspruch 1 bzw. einen in- tegrierten Schaltkreis nach Anspruch 13 gelöst. Vorteilhafte Ausgestaltungen der Erfindung sind in den abhängigen Ansprüchen angegeben.
Das Wesen der Erfindung besteht darin, daß ein fertig prozessierter Wafer, d.h. ein Substrat mit einer Schaltungsstruktur und einer darüber angeordne- ten, vorzugsweise aus mehreren Lagen bestehende Metallisierungsstruktur auf einen Handlingwafer umgebondet wird, nachdem die Struktur mit Durchkontaktierungslöchem zur Waferrückseite hin versehen wurde, welche gegen das Silizium isoliert wurden. Nach dem Umbonden wird das erste Substrat von der Rückseite her gedünnt, so daß die Durchkontaktierungslö- eher offen sind bzw. die metallisierten Anschlüsse freiliegen. Auf der Chiprückseite wird nun eine zweite Metallisierungsstruktur erzeugt, welche mittels der Durchkontaktierung mit der ersten Metallisierungsstruktur verbunden wird. Mit dem erfindungsgemäßen Verfahren kann ein integrierter Schaltkreis hergestellt werden, bei dem eine Schaltungsstruktur beidseitig mit einer Metallisierungsstruktur versehen wird. Durch die direkte Prozessierung auf der gedünnten Schaltungsstruktur ist der Aufwand für die Positionierung nicht höher als bei der herkörnmlichen, einseitigen Metallisierung. Auf diese Weise ist es möglich, eine Verdrahtung auch für sehr kleine Strukturbreiten zur Verfügung zu stellen bzw. eine derartige Verdrahtung zu ermöglichen.
Eine noch genauere Justierung und damit eine weitere Verringerung der Ausschußrate für die zweite Metallisierungsstruktur wird erreicht, wenn vor dem Dünnen des Substrats bzw. vor dem Umbonden auf den Trägerwafer Justiermarken geätzt werden, die von der Rückseite her erkennbar sind.
Um separate Verfahrensschritte für das Ätzen der Justiermarken und der Durchkontaktierungslöcher zu vermeiden ist es vorteilhaft, sowohl die
Durchkontaktierungslöcher als auch die Justiermarken im gleichen Verfahrensschritt zu ätzen.
Im weiteren hat es sich als vorteilhaft erwiesen, die Durchkontaktierungslö- eher vor dem Dünnen zu metallisieren. Auf diese Weise kann der Dünnprozeß bei Erreichen der Metallisierung der Durchkontaktierungslöcher beendet werden. Alternativ dazu kann die Metallisierung nach dem Dünnprozeß vorgenommen werden, wobei in diesem Fall der Dünnprozeß bei Erreichen der Durchkontaktierungslöcher beendet wird.
Beim beidseitigen Aufbringen von Metallisierungsstrukturen für die Verdrahtung bietet sich weiterhin für verschiedene sicherheitsrelevante Anwendungen die Möglichkeit, den Chip von beiden Seiten her mit einer Metallisierungsebene zu schützen, welche als Bohrschutz dient. Auf diese Weise kann ein sicherer Chip erzeugt werden, ohne daß zusätzliche Verfahrensschritte zum Aufbringen des Bohrschutzes notwendig werden.
Für umfangreichere Schaltungsstrukturen ist es sinnvoll, als ersten Wafer ein Substrat mit vergrabener Oxid-Schicht zu verwenden, wobei diese Oxid- Schicht eine isolierende Wirkung aufweist, so daß es möglich ist, auf beiden Seiten der Oxid-Schicht eine Schaltungsstruktur aufzubringen. Dabei kann nach dem Verfahrensschritt des Umbondens auf den ersten Handlingwaf er die Rückseite des Substrats gedünnt werden, um anschließend auf dieser Rückseite eine zweite Schaltungsstruktur zu prozessieren. Im Anschluß an die Prozessierung der zweiten Schaltungsstruktur kann in vorteilhafter Weise mit der Prozessierung der Metallisierungsstruktur fortgefahren werden. Im Anschluß an die Prozessierung der Metallisierungsstruktur wird der Wafer auf der Rückseite planarisiert und auf einen zweiten Handlingwafer um- gebondet, so daß mit der Prozessierung einer Metallisierungsstruktur auf der ersten Schaltungsstruktur fortgefahren werden kann. Dies ist dann erforderlich, wenn das Substrat mit vergrabener Oxid-Schicht nicht bereits zu Anfang mit einer Metallisierungsstruktur auf der ersten Schaltungsstruktur versehen war.
Die Durchkontaktierungslöcher werden bei der Struktur mit vergrabener Oxid-Schicht in vorteilhafter Weise vor dem Umbonden auf den ersten Handlingwafer durchgeätzt und metallisiert.
Es ist noch zu erwähnen, daß gemäß einer weiteren vorteilhaften Ausgestaltung der Erfindung der beidseitig prozessierte Wafer mit einem oder mehreren weiteren ein- oder beidseitig prozessierten Waf ern zu einem Chipstapel verbunden werden kann. Der unabhängige Anspruch 13 der Anmeldung beschreibt einen nach dem erfindungsgemäßen Verfahren hergestellten Schaltkreis. Dieser Schaltkreis weist einen Aufbau auf, bei dem über der Schaltungsstruktur eine ein- oder mehrschichtige Metallisierungsstruktur angeordnet ist und bei der im weite- ren unterhalb der Schaltungsstruktur eine zweite Metallisierungsstruktur vorhanden ist. Die erste und zweite Metallisierungsstruktur sind mittels In- ter-Chip-Verbindungen miteinander verbunden.
Der integrierte Schaltkreis weist im weiteren vorteilhafte Ausgestaltungen auf, die sich aus den Verfahrensschritten ergeben. So kann der integrierte Schaltkreis beispielsweise beidseitig mit einer Bohrschutzschicht versehen sein, er kann weiterhin ein Substrat mit vergrabener Substratschicht und damit zwei unterschiedliche Schaltungsstrukturen beinhalten. Schließlich kann der erfindungsgemäße integrierte Schaltkreis mit weiteren integrierten Schaltkreisen, welche ebenfalls beidseitig prozessiert sind oder mit einseitig prozessierten Schaltkreisen bzw. Wafern oder Chips gestapelt werden.
Der unabhängige Anspruch 17 stellt ein Modul unter Schutz, welches zum Einbau in eine Chipkarte geeignet ist und einen integrierten Schaltkreis ge- maß den Ansprüchen 13 bis 16 enthält.
Der weitere unabhängige Anspruch 21 stellt eine Chipkarte unter Schutz, welche einen integrierten Schaltkreis bzw. ein Modul nach der Erfindung beinhaltet.
Im folgenden wird die Erfindung anhand der Figuren 1 und 2 näher erläutert.
Es zeigen: Fig. 1 die verschiedenen Herstellungsschritte eines integrierten Schaltkreises nach dem erfindungsgemäßen Verfahren (Fig. la - lg) und
Fig. 2 eine mögliche Herstellungsreihenfolge für einen integrierten Schaltkreis mit einem Substrat mit vergrabener Oxid-Schicht (Fig. 2a - 2d).
Die Fig. la zeigt ein Ausgangssubstrat mit einer bereits prozessierten, d.h. mit einer Schaltungsstruktur versehenen Siliziumscheibe 1. Auf dieser Silizi- umscheibe wurde bereits eine Metallisierungsstruktur 2 aufgebracht, welche die Verdrahtungselemente 3 enthält, die im Falle der Fig. la dreischichtig ausgeführt ist. Eine der Metallisierungsschichten, vorzugsweise die oberste, kann als Bohrschutzfolie ausgestaltet sein. Mit dieser Schicht kann erkannt werden, wenn der Versuch unternommen wird, die Metallisierungsschichten abzutragen, um den Inhalt der Schaltungsstruktur, beispielsweise eines Speichers, auszulesen.
Die Fig. lb zeigt die Waferanordnung nach dem nächsten Verfahrensschritt, bei dem durch die Metallisierungsstruktur 2 Durchkontaktierungslöcher 4 bis in die Schaltungsstruktur 1 hinein geätzt wurden.
Die folgende Fig. 1c zeigt die Anordnung nach dem Isolieren der Durchkontaktierungslöcher 4 mit einer Isolierschicht 6 und nach der Metallisierung mit einem leitfähigen Material 5, welche die spätere elektrische Inter-Chip- Verbindung (ICV) herstellt. Die Metallisierung der Inter-Chip-Verbindung kann sich über die Metallisierungsstruktur 2 hinaus erheben und ist mit einem Anschluß einer Metallisierungsebene verbunden. Im weiteren enthält der Aufbau nach Fig. lc eine Planarisierungsebene 7, welche dazu dient, die Oberfläche des Chips einzuebnen, um, wie in Fig. ld gezeigt, einen Handlingwafer 8 mittels einer Klebeverbindung 9 aufzubringen.
Nachdem der soweit hergestellte integrierte Schaltkreis auf den Handling- wafer 8 aufgebracht wurde, kann die Rückseitenprozessierung wie in Fig. le dargestellt, beginnen. Der erste Schritt beinhaltet das Dünnen der Siliziumscheibe 1, welches in mehreren Schritten erfolgt. Der letzte Schritt des Dün- nens besteht in einem Ätzvorgang, welcher gemäß der Ausführung nach Fig. 1 bei Erreichen der Metallisierung 5 gestoppt wird. Gemäß einer alter- nativen Variante sind die Durchkontaktierungslöcher in diesem Verfahrensstadium noch nicht metallisiert, so daß in diesem Fall der Ätzvorgang gestoppt wird, wenn die Metallisierungslöcher freiliegen.
In Fig. lf ist der integrierte Schaltkreis dargestellt, nachdem die Rückseite des Siliziums 1 mit einer Metallisierungsstruktur 10 mit den Metallbahnen 11 prozessiert wurde. Die Prozessierung erfolgt durch ein schichtweises Aufbringen der Metallisierungsebenen, wobei hier eine Verbindung zwischen der Metallisierung 5 in den Durchkontaktierungslöchem 4 mit Anschlüssen der Metallisierungsstruktur 10 verbunden wurden. Zur Justierung können hierbei Justiermarken verwendet werden, die auf die gleiche Art wie die Durchkontaktierungslöcher 4 erzeugt werden. Auf diese Weise werden für die Prozessierung mit der Metallisierungsstruktur 10 die genauen Positionsdaten festgelegt.
Die Fig. lg zeigt schließlich einen fertigen, beidseitig prozessierten Wafer nach Entfernen des Handlingsubstrats 8. Die Fig. 2 zeigt die wichtigsten Herstellungs- bzw. Verfahrensschritte bei der Verwendung eines Substrats mit vergrabener Oxid-Schicht für das erfindungsgemäße Verfahren.
In Fig. 2a ist eine Siliziumscheibe 21 dargestellt, die mit einer vergrabenen Oxid-Schicht 22 versehen ist. Die vergrabene Oxid-Schicht 22 wird beispielsweise dadurch hergestellt, daß man in einen monokristallinen Siliziumsubstrat eine hohe Sauerstoffdosis implantiert, so daß eine vergrabene Siθ2-Schicht entsteht, über der eine monokristalline Siliziumschicht ange- ordnet ist. In Fig. 2a sind weiterhin die Schaltungsstrukturen, welche bereits auf der Oberseite der vergrabenen Oxid-Schicht 22 angeordnet sind, durch die Wannen 23 symbolisiert. D.h. die Fig. 2a zeigt einen oberhalb der vergrabenen Oxid-Schicht prozessierten Wafer. In dieser Figur sind weiterhin Durchkontaktierungslöcher 25 angeordnet, welche vorzugsweise durch die vergrabene Oxid-Schicht in einem beispielsweise dreistufigen Ätzverfahren hergestellt wurden, bei dem verschiedene Materialien zum Ätzen verwendet wurden, welche zum einen das Ätzen im Silizium, zum anderen das Ätzen in der vergrabenen Oxid-Schicht erlauben. Im weiteren ist in der Fig. 2a eine Planarisierungsschicht 24 vorgesehen, welche vorzugsweise aus einem Planarisierungsoxid besteht.
In Fig. 2b ist ein Substrat dargestellt, welches bereits oberhalb der Planarisierungsebene 23 mit einem Handlingwafer 26 verbunden ist. Im weiteren ist das Substrat von der Rückseite her gedünnt bis zur Sollrestdicke. Die Sili- ziumscheibe mit Planarisierungsschicht weist typischerweise eine Dicke von ca. 20 μm auf.
Die Fig. 2c zeigt das Substrat 2b, nachdem die Inter-Chip-Verbindung 25 metallisiert wurde und die Rückseite des Siliziums, d.h. das Silizium unterhalb der Oxid-Schicht mit einer Schalrungsstruktur, angedeutet durch eine Wanne 27, prozessiert wurde. Im weiteren wurde im Anschluß an das Silizium eine Metallstruktur 28 aufgebracht, welche die Leiterbahnen und Kontaktflächen 29 beinhaltet.
Die Fig. 2d zeigt das Substrat nach dem Umbonden auf einen zweiten Handlingwafer 30 und nach Aufbringen der Metallisierungsstruktur 31.
Durch die Verwendung einer vergrabenen Oxid-Schicht im Silizium wird es in vorteilhafter Weise möglich, zwei, im wesentlichen voneinander unabhängige Schaltungsstrukturen zu erzeugen, und somit die Integrationsdichte und die Funktionalität des integrierten Schaltkreises zu erhöhen.
Im Anschluß an die Darstellung der Fig. 2d wird noch der Wafer 21, 20, 30 in einzelne Chips zersägt und der Handlingwafer 30 entfernt.

Claims

P a t e n t a n s p r ü c h e
Verfahren zur Herstellung eines integrierten Schaltkreises, bei dem zunächst ein erstes Substrat mit einer Schaltungsstruktur (1) und einer darüber angeordneten, aus einer oder mehreren Lagen bestehenden Metallisierungsstruktur (2,3) mit Durchkontaktierungslöchem (4) zur Waferrückseite hin versehen wird, wobei die Durchkontaktierungslö- eher (4) gegen die Schaltungsstruktur (1) isoliert werden und über der
Metallisierungsstruktur (2, 3) eine Planarisierungsschicht (7) angeordnet wird und der auf diese Weise erhaltene erste Wafer auf einen Handlingwafer (8) umgebondet wird, und das erste Substrat von der Rückseite her gedünnt wird, so daß die Durchkontaktierungslöcher (4) offen sind bzw. die metallisierten Anschlüsse (5) freiliegen, dadurch gekennzeichnet, daß auf der Chiprückseite eine zweite Metallisierungsstruktur (10,11) erzeugt wird, welche mittels der Durchkontaktierungen (5) mit der ersten Metallisierungsstruktur (2,3) und/ oder der Schaltungsstruktur (1) verbunden wird.
Verfahren nach Anspruch 1, dadurch gekennzeichnet, daß vor dem Dünnen des Substrats (1) bzw. vor dem Umbonden auf den Trägerwa- fer (8) Justiermarken geätzt werden, welche zumindest nach dem Dünnen der Substratrückseite erkennbar sind.
Verfahren nach Anspruch 2, dadurch gekennzeichnet, daß das Ätzen der Justiermarken gleichzeitig mit der Erzeugung der Durchkontaktierungslöcher (4) erfolgt.
4. Verfahren nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, daß die Durchkontaktierungslöcher (4) vor dem Dünnen metallisiert werden und der Dünnprozeß mit Erreichen der Metallisierung (5) der Durchkontaktierung beendet wird.
5. Verfahren nach einem der Ansprüche 1 bis 3, dadurch gekennzeichnet, daß die Durchkontaktierungslöcher (4) nach dem Dünnen metallisiert werden und der Dünnprozeß bei Erreichen der Durchkontaktierungslöcher (4) beendet wird.
6. Verfahren nach einem der Ansprüche 1 bis 5, dadurch gekennzeichnet, daß zumindest eine der beidseitig an der Schaltungsstruktur (1) angeordneten Metallisierungsstrukturen (2,3,10,11) wenigstens eine Metallisierungsebene aufweist, welche als Bohrschutz dient.
7. Verfahren nach einem der Ansprüche 1 bis 6, dadurch gekennzeichnet, daß der erste Wafer über eine vergrabene Oxid-Schicht (22) mit isolierender Wirkung verfügt, wobei zumindest auf einer Seite der Oxid-Schicht eine Schaltungsstruktur (23) realisiert ist, welche mit den beidseitig angeordneten Metallisierungsstrukturen verbunden ist.
8. Verfahren nach Anspruch 7, dadurch gekennzeichnet, daß nach dem Umbonden auf einen ersten Handlingwafer (20) und Dünnen des Wa- f ers auf der anderen Seite der Oxidschicht (22) eine zweite Schal- tungsstruktur (27) erzeugt wird.
9. Verfahren nach Anspruch 8, dadurch gekennzeichnet, daß die Rückseite mit einer Metallisierungsstruktur (10, 11, 28, 29) prozessiert und planarisiert wird.
10. Verfahren nach einem der Ansprüche 7-9, dadurch gekennzeichnet, daß der so erzeugte Wafer auf einen zweiten Handlingwafer (30) um- gebondet wird und die erste Schaltungsstruktur (23) mit einer Metallisierungsstruktur versehen wird.
11. Verfahren nach einem der Ansprüche 7-10, dadurch gekennzeichnet, daß die Durchkontaktierungslöcher (25) vor dem Umbonden auf den ersten Handlingwafer (20) durchgeätzt und metallisiert werden.
12. Verfahren nach einem der Ansprüche 1-11, dadurch gekennzeichnet, daß der beidseitig prozessierte Wafer mit einem oder mehreren weiteren ein- oder beidseitig prozessierten Wafern zu einem Chipstapel verbunden werden.
13. Integrierter Schaltkreis mit einem Substrat, welches eine Schaltungsstruktur (1) und eine über der Schaltungsstruktur angeordnete, ein- oder mehrschichtige Metallisierungsstruktur (2,3) aufweist, dadurch gekennzeichnet, daß auf der anderen Seite der Schal- tungsstruktur (1) eine zweite Metallisierungsstruktur (10,11) angeordnet ist, wobei die erste und zweite Metallisierungsstruktur mittels Inter-Chip- Verbindungen (4,5) verbunden sind.
14. Integrierter Schaltkreis nach Anspruch 13, dadurch gekennzeichnet, daß mindestens eine Metallisierungsschicht wenigstens einer Metallisierungsstruktur (2,3,10,11) eine Bohrschutzschicht ist.
15. Integrierter Schaltkreis nach Anspruch 13 oder 14, dadurch gekennzeichnet, daß die Schaltungsstruktur (1, 23, 27) auf einem Substrat mit vergrabener Oxidschicht (22) angeordnet ist, wobei die Schaltungsstruktur auf beide Seiten der Oxid-Schicht verteilt ist.
16. Integrierter Schaltkreis nach einem der Ansprüche 13-15, dadurch gekennzeichnet, daß er aus einem Chipstapel besteht, der aus einem beidseitig prozessierten integrierten Schaltkreis, der mit einem oder mehreren weiteren ein- oder beidseitig prozessierten Chips verbun- den ist, gebildet ist.
17. Modul zum Einbau in eine Chipkarte mit einem integrierter Schaltkreis mit einem Substrat, welches eine Schaltungsstruktur und eine über der Schaltungsstruktur angeordnete, ein- oder mehrschichtige Metallisierungsstruktur aufweist, dadurch gekennzeichnet, daß auf der anderen Seite der Schaltungsstruktur eine zweite Metallisierungsstruktur angeordnet ist, wobei die erste und zweite Metallisierungsstruktur mittels Inter-Chip-Verbindungen verbunden sind.
18. Modul nach Anspruch 17 dadurch gekennzeichnet, daß mindestens eine Metallisierungsschicht wenigstens einer Metallisierungsstruktur des integrierten Schaltkreises eine Bohrschutzschicht ist.
19. Modul nach Anspruch 17 oder 18, dadurch gekennzeichnet, daß die Schaltungsstruktur des integrierten Schaltkreises auf einem Substrat mit vergrabener Oxidschicht angeordnet ist, wobei die Schaltungsstruktur auf beide Seiten der Oxid-Schicht verteilt ist.
20. Modul nach einem der Ansprüche 17-19, dadurch gekennzeichnet, daß der integrierte Schaltkreis aus einem Chipstapel besteht, der aus einem beidseitig prozessierten integrierten Schaltkreis, der mit einem. oder mehreren weiteren ein- oder beidseitig prozessierten Chips verbunden ist, gebildet ist.
21. Chipkarte mit einem integrierten Schaltkreis bzw. einem Modul nach einem der Ansprüche 13 - 20.
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