DE2054571A1 - Integrierte Halbleiterstruktur und Verfahren zum Herstellen dieser Halbleiterstruktur - Google Patents

Integrierte Halbleiterstruktur und Verfahren zum Herstellen dieser Halbleiterstruktur

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DE2054571A1
DE2054571A1 DE19702054571 DE2054571A DE2054571A1 DE 2054571 A1 DE2054571 A1 DE 2054571A1 DE 19702054571 DE19702054571 DE 19702054571 DE 2054571 A DE2054571 A DE 2054571A DE 2054571 A1 DE2054571 A1 DE 2054571A1
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Description

5. November 1970 Dr.Schie/E Docket FI 969058 US Serial No 874729
Anmelderin: International Business Machines Corporation, Armonk, Ν.Ϊ. 10504 (V.St.A.)
Vertreter: Patentanwalt Dr.-Ing. Rudolf Schiering, 703 Böblingen/Württ., Westerwaldweg 4-
Integrierte Halbleiterstruktur und Verfahren zum Herstellen dieser Halbleiterstruktur
Die Erfindung bezieht sich allgemein auf den integrierten Halbleiteraufbau sowie auf dessen Herstellung. Die Erfindung bezieht sich insbesondere auf die Zwischenverbindung der beiden planaren Oberflächen eines Halbleiterplättchens.
Es gibt zur Zeit zwei allgemein praktizierte Wege bei der Herstellung von Halbleiterbauelementen.
Bei der ersten Methode werde mehrere Halbleiterbauelemente auf einer Oberfläche eines Plättchens aus Halbleitermaterial gebildet, das nach der Bildung der Halbleiterbauelemente gespalten oder sonstwie geteilt wird, um zu einer größeren Anzahl von Halbleiter-Chips zu gelangen. Jedes Chip kann ein Halbleiterbauelement, z. B. einen Transistor, oder eine Anzahl von Halbleiterbauelementen tragen, die zusammen eine elektrische Schaltung, z. B. eine Speicherzelle ausmachen.
Bei der zweiten Methode wird, nachdem eine Anzahl von Halbleiterbauelementen auf der Oberfläche eines Haltleiterplättchens gebildet worden ist, ein diskretes Verdreh-
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tungsmuster auf der Plättchenoberfläche entwickelt, um diejenigen Bauelemente, welche eine günstige Ausführung haben, mit denjenigen Bauelementen zusammenzuschalten, welche eine unpassende Ausführung haben und welche nicht mit der Schaltung verdrahtet sind. Der zweite Weg wird bei integrierten Großschaltungen (LSI) benutzt.
Nach der Bildung einer integrierten Schaltung mit einer dieser eben erwähnten Methoden muß die sich ergebende Halbleiterstruktur zudem elektrisch und auch mechanisch an ein Substrat befestigt werden, um Anschlüsse zu anderen Stromkreiselementen oder Strukturen vorzusehen. Es sind eine Anzahl von Verbindungssystemen, z. B. Strahllote (beamleads) und die Flying-Lotverbindung (flying lead bonding) bekanntgeworden, die aber an den übermäßigen Kosten leiden.
Eine der zuverlässigsten Verbindungstechniken ist der Gebrauch eines Lötmittelpolsters (solder pad) nach der am 25. II. 1969 veröffentlichten amerikanischen Patentschrift 3 429 040 der International Business Machines Corporation. Diese Lötmittelpolster-Verbindungstechnik ist sehr populär geworden, und man bezeichnet damit eingerichtete Systeme in der Klasse der Halbleiterstrukturen als "Flip-Ghips"-Bauelemente·
Diese Flip-Chip-Technologie entstand wegen der Notwendigkeit die Lötmittelpolster-Verbindung und die aktiven Bauelemente auf derselben Oberfläche des Halbleiterplättchens zu plazieren. Da alle aktiven Bauelemente auf der unteren Oberfläche des Plattchens sind, bleibt dabei die obere Oberfläche des Plättchens ungenutzt und demzufolge vergeudet·
jeder Versuch, Bauelemente auf der oberen Oberfläche des HalbleiterplättchenB unterzubringen, hat zu dem Erforder-
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nis geführt, diese Bauelemente durch diskrete Verdrahtungen anzuschließen, was äußerst zeitraubend, kostspielig und unzuverlässig ist.
Trotz dieser Probleme ist es in einigen Anwendungsfällen, wie bei den optischen Halbleiterbauelementen notwendig geworden, aktive Bauelemente, z. B. lichtempfindliche Dioden oder lichtemittierende Dioden, auf der oberen Oberfläche des Plättchens mit den damit verbundenen Nachteilen zu plazieren. Es ist daher ein großer Bedarf nach einer verbesserten Zwischenverbindungstechnik für aktive Bauelemente auf der oberen Oberfläche eines Plättchens entstanden.
Zu den eben erörterten Fragen kommt noch hinzu, daß die Existenz der erwähnten Probleme durch die Mikrominiaturisierung begrenzt ist und zwar wegen der Unterbindung wirksamer Schichtungen von Halbleiterplättchen, insbesondere bei Schaltungen, wo Kombinationen unverträglicher Halbleiterprozesse' (z. B. PNP/NPN oder FET (Bipolar) auftreten.
Ziel der Erfindung ist, eine verbesserte integrierte Halbleiterstruktur zu schaffen. Ein weiteres Ziel der Erfindung besteht darin, eine verbesserte Halbleiterstruktur zu schaffen, bei der besondere Mittel für die Zwischenverbindung der beiden planeren Oberflächen eines Halbleiterplättchens vorgesehen sind.
Ein anderes Ziel der Erfindung besteht in der Schaffung einer Anzahl leitender Pfade durch ein Halbleiterplättchen. Außerdem besteht ein weiteres Ziel der Erfindung darin, eine verbesserte Fabrikationsmethode für integrierte Halbleiterstrukturen zu schaffen, in denen elektrisch
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-.zuleitende Pfade zur Zwischenverbindung der "beiden planen Oberflächen eines Halbleiterplattchens vorhanden sind.
Noch ein anderes Ziel dieser Erfindung besteht darin, verbesserte thermische Dissipationsmittel für integrierte Halbleiterstrukturen anzugeben. Ferner ist es eine der Erfindung zugrunde liegende Aufgabe, Bauelemente, die auf der oberen Oberfläche des Plättchens gebildet sind, mit Bauelementen elektrisch zu verbinden, die auf der unteren Oberfläche des genannten Plättchens gebildet sind.
Eine weitere Aufgabe der Erfindung ist, Bauelemente, die auf der oberen Oberfläche eines Halbleiterplattchens gebildet sind, mit der unteren Oberfläche des Plättchens elektrisch zu verbinden, wenn dieseswiederum an ein Substrat befestigt ist.
Es ist ein anderes, besonderes Ziel der Erfindung, optische Bauelemente, die auf der oberen Oberfläche eines Halbleiterplattchens gebildet sind, elektrisch mit dem zugehörigen Schaltungskreis zu verbinden, der auf der unteren Seite des Plättchens gebildet ist.
Noch ein weiteres Ziel der Erfindung besteht darin, optische Bauelemente, die auf der oberen Oberfläche eines Halbleiterplattchens gebildet sind, in Bezug auf ein Substrat genau zu positionieren.
Schließlich besteht eine der Erfindung zugrunde liegende" Aufgabe darin, dreidimensional integrierte Halbleiterschaltungen durch Schichtung bzw. Stapelung einer Anzahl von Halbleiterplättchen ähnlicher oder gemischer Yerfafa,-rensteehnologie (z. B. NPN, PNP; FET, Bipolar! etc.) zu bilden.
Die Erfindung betrifft also eine integrierte Halbleiter-
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struktur sowie deren Herstellung, insbesondere verbesserte Mittel zur Zwischenverbindung der beiden planaren Oberflächen eines Halbleiterplattchens. Um die elektrisch leitenden Zwischenverbindungen durch das Plättchen zu schaffen, wird bei der Erfindung ein Loch eingeifet, isoliert und metallisiert. Aktive oder passive Bauelemente können auf jeder oder auf beiden Seiten des Plättchens gebildet und erfindungsgemaß durch Lötmittelpolster (solder pad) ohne den Gebrauch von Strahl-Loten oder FIying-Lotverbindungen angeschlossen sein.
Bei der Erfindung ist ein Halbleiterplattchen oder ein Halbleiter-Ohip auf beiden ebenen Oberflächen mit einer Oxydschicht bedeckt. Dieses Halbleiterplattchen hat außerdem eine Photoschutzschicht. Photoschutzpräparate und die Methoden ihrer Anwendung sind an sich bekannt. Entsprechende Bereiche auf den beiden Oberflächen werden selektiv durch Verwendung optischer Masken mit öffnungen an gewünschten Stellen dem Licht ausgesetzt« Die Photoschutzschicht wird dann aus allen belichteten Bereichen weggewaschen» und eine Ätzlösung gleichzeitig auf beide ebenen Oberflächen aufgebracht, um durch die Oxydschicht "Fenster" zu ätzen.
Nachdem durch das Oxyd Löcher geätzt worden sind, wird die verbleibende Photoschutzschicht weggewaschen, Ml die Oxydschicht jetzt als Maske wirkt, während eine bevorzugte A'tzlösung auf beiden Oberflächen aufgetragen ist. Die vorteilhafte Ätzlösung ätzt längs besonderer kristallographischer Ebenen des Halbleiterplättchens, so daß eine höchst bestimmbare Durch-Loch-Struktur geschaffen wird.
Auf einer oder auf beiden Oberflächen des Halbleiterplättchens werden jetzt Bauelemente gebildet und ein MetallisierungsmuBter angebracht. Die Durch-Löcher werden während dee MetallieierungB-Verfahrensschrittes metallisiert. Die
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bo entstehende Struktur wird außerdem an ein Substrat, z. B. mit Hilfe von Lötmittelpolstern, festgemacht, so daß komplexere integrierte Strukturen Zustandekommen.
Die Erfindung sei nachstehend an Hand der schematischen Zeichnungen für beispielsweise und vorteilhafte Ausführungsformen näher erläutert·
Fig. 1 stellt einen Ausschnitt einer Querschnittsdarstellung einer vorteilhaften Ausführungsform gemäß der Erfindung dar.
Fig. 2 ist ein Ausschnitt einer Querschnittsdarstellung einer anderen Ausführungsform der Erfindung und zeigt insbesondere das erfindungsgemäße thermische Dissipationsmerkmal.
Fig. 3 ist eine Draufsicht der Ausführungsform der Erfindung nach Fig. 2 in der Schnittlinie 3-3.
Fig. 4 bis 7 sind Ausschnitte von Querschnittsdarstellungen in der Reihenfolge eines HerStellungsablaufplanes, um den Fabrikationsverlauf bei der Herstellung der leitenden Duroh-Löcher zu zeigen.
Fig. 8 ist eine Draufsicht der in Fig. 5 längs der Linie 8-8 gezeigten Struktur. Sie zeigt die quadratische Sanduhrform des vollständig geätzten Durch-Loches.
Fig. 8A ist eine alternative Ausführungsform. Sie zeigt das geätzte Durch-Loch in einer kreisförmigen Sanduhr-Konfiguration.
Fig. 9 zeigt einen Ausschnitt einer Querschnittsdarstellung der Erfindung, in der optische Bauelemente auf der oberen Oberfläche eines Chips mit einer Abwandlung in der Gestalt
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des Durch-Loches zu sehen sind.
Fig. 10 zeigt in Querschnittsdarstellung noch eine weitere Ausführungsform der Erfindung im Ausschnitt. Diese Darstellung zeigt eine Anzahl gestapelter Chips für eine dreidimensionale Integration.
Bei der Beschreibung der Erfindung wird Bezug genommen auf die derzeit benutzte Terminologie und auf die zur Zeit benutzten Fabrikationsmethoden. Danach versteht man unter einem Plättchen ein dünnes Halbleiterplättchen in der Größen ordnung von 0,051 bis 0,581 mm Dicke. Dieser Bereich könnte indessen erweitert werden, um dünnere oder dickere Plättchen mit einzubeziehen. Das Plättchen wird gewöhnlich aus einem monokristallinem Siliciumstab, der gewöhnlich leicht mit P~-Störstoffen dotiert ist, geschnitten. Andere Halbleitermaterialien, z. B. Galliumarsenid,sind gleichfalls anwendbar.
Unter Bauelement, aktivem Bauelement oder Schaltungselement ist hier ein elektronisches Bauteil, z. B. ein Transistor, eine Diode, ein Widerstand usw. zu verstehen, das auf oder in einer Oberfläche des Plättchens gebildet ist. Meistens werden solche Bauelemente durch Diffusion und oder durch epitaktisches Niederschlagen hergestellt.
Unter Oxydbeschichtung soll hier vorzugsweise eine Beschichtung mit Siliciumdioxyd (SiO2) zu verstehen sein, die entweder durch thermisches Aufwachsen, durch Niederschlagen auf pyrolythischem Wege oder durch Anwendung der Sputtermethode (Aufsprühen oder Aufdampfen) hergestellt wird.
Nachdem ein Plättchen behandelt worden ist, um Bauelemente auf einer Oberfläche oder auf seinen beiden ebenen Obereinzuschließen, ist es bereits fertig für die Anwendung der
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Metallisierung und für die Aufteilung in selbständige HaIbleiterchips. Da die relative Größe der Chips und Plättchen eine willkürliche Konstruktionswahl ist, können bei der Erfindung Plättchen und Chips austauschbar benutzt werden.
In Fig. 1, welche eine besonders vorteilhafte Ausführungsform der Erfindung im Schnitt zeigt, ist das Plättchen mit 10 bezeichnet. Das Plättchen 10 hat eine ebene obere Oberfläche 12 und eine untere ebene Oberfläche 14 als Träger für die Transistoren 22 und 24.
Die obere Oberfläche 12 hat eine Beschichtung 16 aus isolierendem Material, z. B. aus Siliciumdioxyd. Die untere Oberfläche 14 hat eine ähnliche Bedeckung 18 aus Siliciumdioxyd. Diese Lagen aus Oxydschichten werden während der verschiedenen Maskierungs- und Diffusionsverfahrenßschritte bei der Bildung der Transistoren 22 und 24 angesamjtelt. Aus Gründen der Darstellung ist auf jeder der planaren Oberflächen eine einzelne Schicht aus Oxyd gezeigt. In der Praxis wird eine Separatschicht aus Oxyd bei jedem Diffusionsschritt niedergeschlagen oder aufgetragen, so daß mehrere Oxydlagen zurückbleiben.
In der Fig. 1 sind die Transistoren 22 und 24 voneinander abgesetzt gezeigt. Es ist jedoch möglich, diese symmetrisch auch nach der Vorschrift von John Blake deckungsgleich mit anderen Transistoren anzuordnen. Die Lehre von John Blake ist in der älteren Patentanmeldung P 1? 64 106.4 (U.S. Serial No. 716 105) behandelt.
Das Oxyd bedeckt alle exponierten Teile des Plättchens und isoliert das Plättchen gegen den elektrischen Kontakt in allen Bereichen mit Ausnahme derjenigen Stellen wo das Oxyd besonders weggeätzt worden ist. In der Fig. 1 erscheinen solche weggeätzten Teile an den Emitterzonen der Tran-
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sistoren 22 und 24. Diese sind durch die Metallisierung kontaktiert.
Bei der gezeigten Ausführungsform verbindet die Metallisierung 26 den Emitter des Transistors 22, der auf der oberen Oberfläche des Plättchens gebildet ist, elektrisch mit dem Emitter des Transistors 24 und der unteren Oberfläche des Plättchens 10. Diese besondere Konfiguration ergibt sich aus der üblichen Emitterschaltung.
Das Plättchen 10 oder das Chip ist außerdem auf einem Substrat 20 montiert. Das Substrat 20 ist ein typisches keramisches Mehrschichtsubstrat, welches ein leitendes Stromkreismuster enthält, ^n der Fig. 1 ist ein Teil dieses leitenden Schaltungsmustera 28 gezeigt, das mit der Metallisierung 26 mittels des Lötmittelpolsters 30 (solder pad) verbunden ist. Eine Methode zur Herstellung von verbindenden Lötmittelpolstern ist durch die amerikanische Patentschrift 3 429 040 von Lewis F. Miller (IBM) bekanntgeworden.
Die Ausführungsform nach Fig. 1 zeigt ein monokristallines Plättchen (oder Ghip) 10 aus halbleitendem Material mit Halbleiterbauelementen (22 und 24), die in Jeder ebenen ™ Oberfläche gebildet sind, und mit einem leitendem Pfad, beispielsweise der Metallisierung 26, die sich durch das Plättchen 10 erstreckt und die aktiven Bauelemente auf beiden ebenen Oberflächen des Plättchens 10 mit dem Substrat 20 verbindet·
Die Fig. 2 zeigt eine alternative Ausführungsform der Erfindung. Tür mit Fig. 1 übereinstimmende Bezugszeichen sind in Fig. 2 die gleichen Teile bezeichnet. Bei der Ausführungsform nach Fig. 2 sind die Transistoren 32 und 34 hinzugekommen, und der Transistor 24 ist ausgelassen worden, um vorteilhaft nur auf der oberen Oberfläche 12 des Plätt-
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chens 10 gebildete aktive Bauelemente zu zeigen. Die Metallisierung für die Transistoren 32 und 34- ist nicht besonders gezeigt, damit die Zeichnung zum schnelleren Verständnis übersichtlich bleibt. Es ist natürlich klar, daß elektrische Verbindungen zu allen aktiven Bereichen aller Bauelemente in ähnlicher Weise herzustellen sind, wie dies am Emitter des Transistors 22 gezeigt ist.
Die spezifische Verbesserung in der Ausführungsform nach lig. 2 ist der thermische Pfad 31» der das Plättchen 10 mit dem Substrat 20 verbindet. Die Metallisierung 27 auf dem Plättchen 10 und die metallische Schicht 29 auf dem Substrat 20 sind elektrisch von allen operativen Bauelementen isoliert. Der Zweck der Metallisierungen 27 und 29 besteht darin, eine anhaftende Oberfläche zu bilden, die durch das Lötmittel benetzbar ist, so daß die Plättchen 10 und das Substrat 20 durch den thermischen Pfad 31, der in der Struktur dem Lötmittelpolster 30 ähnlich ist, miteinander verbunden werden können.
Ein wirksamer thermischer Pfad läßt sich auch durch Vorrichtungen aus goldplattiertem Kupfer zwischen dem Plättchen und dem Substrat einfügen. Bei dieser Alternativ-Aus-* führungsform ist ersichtlich, daß, wenn Bauelemente, wie Transistoren 22, 32 und 3A- nur auf der oberen Oberfläche des Plättchens 10 gebildet sind, diese aktiven Bauelemente elektrisch an das Stromkreismuster 26 auf dem Substrat 20 mit Hilfe dea Lötmittelpoletere (solder pad) 30 angeschlossen sind. Dieses letztgenannte Verbindungsmittel ist weit weniger kostspielig und ist zuverlässiger als jede der be~ kanntgwordenen Alternativmethoden für elektrisch verbindende Vorrichtungen, die auf oder in der oberen Oberfläche 12 zum Substrat 20 gebildet werden.
In flg. 3 zeigt sich längs der Schnittlinie 3-3 nach Fig.2
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eine Draufsicht der Ausführungsform nach Fig. 2. Das Lötmittelpolster 30 ist hier kennzeichnend angezeigt, obgleich bei normaler Praxis eine Anzahl solcher Lötmittelpolster ähnlich dem gezeigten Polster 30 das Plättchen 10 mit dem Substrat 20 verbinden. Es sei bemerkt, daß sich die Ausdehnung des thermischen Pfades 31 fast unter dem gesamten Plättchen (oder Chip) 10 erstreckt. Die Erwärmung wird von den Transistoren 22, 32, 34- etc. zum keramischen Substrat 20 abgeleitet. Diese vorteilhafte thermische Dissipation wird durch die Fähigkeit einer zuverlässigen Verbindung der auf der oberen Oberfläche des Plättchens 10 gebildeten Bau- I elemente zur Keramik 20 möglich gemacht.
Bei der gegenwärtig bekannten Flip-Chip-Technologie wurden die Transistoren 22, 32, 34- etc. in der unteren Oberfläche 14 gebildet sein. Es ist leicht einzusehen, daß bei einer Flip-Chip-Konfiguration es nicht möglich sein könnte, einen wirksamen thermischen Pfad zu bauen, der direkt am Substrat 20 anbringbar ist.
Die Fig. 4- bis 7 sollen die Fabrikation einer leitenden Verbindung durch das Plättchen 10 erläutern, wobei gleiche Bezugszeichen dieselben Bauelemente wie in anderen Figuren μ bezeichnen sollen. Dem Herstellungszustand von Fig. 4- geht ein Zustand voraus, bei dem sowohl die obere als auch die untere Oberfläche des Plättchens 10 selektiv in entsprechenden Bereichen maskiert sind.
Das selektive Maskieren geschieht durch an sich bekannte photolithographische Methoden. Zuerst wird das Plättchen mit dem Photoschutzschichtmaterial 36 und 38 beschichtet. Dann werden übereinstimmende optische Masken auf beiden planaren Oberflächen ausgerichtet. Hierbei muß sorgfältig gearbeitet werden, damit eine perfekte Ausrichtung erreicht wird,
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Sind die Masken (nicht "besonders gezeigt) genau ausgerichtet, dann werden die Photoschichten J6 und 38 exponiert, d. h. belichtet. Die selektiv belichteten Teile werden weggewashen, um die Oberfläche des Plättchens freizulegen. Das Plättchen ist jetzt fertig für die Bildung des DurchLoches. Bei der Ausführungsform nach der Erfindung wird hierzu eine besonders vorteilhafte Ätztechnik angewandt. Dieses vorteilhafte Ätzen ermöglicht die Bildung eines Loches in einem Kristall entlang einer wohldefinierten kristallographischen Ebene.
Fig. 4 zeigt ein teilweise geätztes Plättchen, während Fig. 5 ein vollständig durchätztes Loch zeigt. Wie aus der Zeichnung zu ersehen ist, hat das Durch-Loch die Form einer symmetrischen Sanduhr. Das Durch-Loch kann jedoch im Bedarfsfalle zu einem gewissen Grade asymmetrisch geätzt sein. Asymmetrisch geätzte Löcher können am leichtesten durch Variation der relativen Zeit, in welcher die beiden Oberflächen zu ätzen sind, hergestellt werden. Betrachtet man entweder die obere oder die untere Oberfläche des Plättchens, z. B. entlang der Linie 8-8, dann erkennt man, daß die Form des· Durch-Loches durch die Gestalt der Öffnung in der Maske bestimmt ist, welche bei der Belichtung der Photoschutzschicht verwendet wurde.
In Fig. 8A ist deshalb eine quadratische Sanduhr* gezeigt. Als Alternativlösung illustriert die Fig. 8 eine runde Sanduhr-Form. Es ist leicht einzusehen, daß jede Form möglich ist.
Bei einer vorteilhaften Ausführungsform der Erfindung wird das Plättchen 10 zuerst auf beiden planaren Oberflächen oxydiert. Eine Schicht aus Siliciumdioxyd (SiOp) wird auf dem Siliciumplättchen 10 bis zu einer Dicke von etwa 5000 S. gezüchtet. Dies ist etwas dicker als die Dicke der bei
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Diffusionsprozessen, verwendeten Oxydmasken. Diese Oxydschicht wird dann mit Photoschutzmaterial beschichtet, dessen maskierendes Muster nach an sich bekannten photo-Iifchographischen Metboden gebildet wird. Bei der Verwendung von Photoschutzschichtmustern als Maske werden in die Siliciumoxydschicht "Fenster" eingeätzt.
Die Photoschutzschicht wird dann entfernt, da das Siliciumoxyd für das Atzen des Durch-Loches als Maske wirkt. Im Anschluß an das Ätzen des Durch-Loches wird die übriggebliebene Siliciumdioxydschicht (SiOo) für die folgende Behänd- ™ lung des Plättchens entfernt·
Die Fig. 5 zeigt eine detaillierte Methode für die Herstellung des Durch-Loches. Aus Gründen der leichteren Darstellung ist angenommen, daß die Dicke T des Plättchens 10 etwa 0,203 mm beträgt. Auch ist angenommen, daß das Plättchen im wesentlichen in einer FlOOJ -Kristallebene kristallografisch orientiert ist und leicht mit Btörstoffen vom P-Typ, z. B. mit Bor, dotiert ist. Es wird, eine Grundätz— lösung z. B. aus NaOH oder KOH benutzt. Das KOH liefert eine etwas glattere Oberfläche. Diese Atzlösungen sind vorzugsweise solche, die in gut definierten kristallographi- Λ sehen Ebenen ätzen.
Im Falle des Beispiels ist der Winkel a etwa 55°· Dieser Winkel ist der theoretisch für das £lOj5] orientierte Material ermittelte Winkel, der durch die Praxis gewonnen wird.
Die Erfindung ist natürlich auch anwendbar auf Materialien, die in anderen kristallographischen Ebenen, z. B.JlOOJoder' ΟΊΟΙ , orientiert; sind. Der Winkel a wird dann aber ein anderer sein.
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Mit der bevorzugten Ätzlösung wird bei etwa 75° C eine Ätzgeschwindigkeit von etwa 1 Mikron pro Minute erreicht. Diese Geschwindigkeit kann durch Erhöhung der Temperatur gesteigert werden. Bei gleichzeitigem Ätzen von beiden Oberflächen wird das sich ergebende Durch-Loch in der halben Zeitdauer erreicht.
Die Breite W ist im Falle des besonderen Beispiels etwa 0,241 bis 0,254 mm. Diese Breite ist eine !Punktion der Größe der Öffnung in der optischen Maske und kann variiert werden. Zum Beispiel werden verschiedene Werte der Breite W bei verschiedenen Dicken T des Plättchens 10 als
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auch bei variablen Breiten im Hals der Sanduhr. Diese bevorzugte Methode bei der Bildung der Durch-Löcher eignet sich besonders selbst bei bekannten Maskenmethoden und aussetzenden Prozessen. Indessen können auch andere Methoden, z. B. unter Verwendung von Elektronenstrahlen oder Laserstrahlen, zu jenen bekannten Methoden hinzukommen.
Die Fig. 6 zeigt das Plättchen 10 mit den Oxydschichten und 18, welche auf die obere bzw. die untere Oberschicht aufgetragen sind. In der Praxis wird ein getrennter Oxydationsverfahrensschritt zum Oxydieren des Dureh-Loches vor den folgenden Verfahrensschritten durchgeführt. Das Oxyd kann auch gleichzeitig mit irgendeinem der Oxydationsverfahrensschritte, die man zur Bildung der Halbleiterbauelemente braucht, gezüchtet werden. Die besondere Zeitdauer zum Oxydieren der Wandungen des Durch-Loches ist nicht kritisch. Es sei jedoch bemerkt, daß das Durch-Loch offen bleibt nach dem Auftragen des SiO2· Diese Schicht ist etwa 5000 §. dick lungs der Wandungen des Durch-Loches.
Nachdem das Silicium durch die Bildung des Durch-Loches oxydiert worden ist, werfen die Durch-Löcher nach Fig. 7 metallisiert. Zum Metallisieren liefern die an sich bekann-
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ten Metallisierun^sverfahren "befriedigende Resultate. Mit der Methode des Aluminiumniederschlags wird die Dicke der AluminiumscMcht 26 etwa 20 00 S. Es sei erwähnt, daß die Metallisierung 26 den Hals der Sanduhr schließt. Eine gute Leitung wird jedoch erhalten, einerlei ob die Metallisierung den Hals schließt oder nicht schließt. Die besondere Zeit während des Fabrikationsvorganges, in welchem die Metallisierung stattfindet, ist nicht kritisch. Bei der vorliegenden bevorzugten Ausführungsform wird die Metalliesierung des Durch-Loches gleichzeitig mit der Metallisierung der übrigen Teile der Vorrichtung durchgeführt. Dies ist am bequemsten, da dieselbe Zeit zum Auftragen der Oberflächenmetallisierung gebraucht wird«
Die Metallisierung wird durch Metallmasken aufgetragen. Der Niederschlag findet an allen nichtmaskierten ,Stellen der liättchenoberfläche statt. Es ist im vorliegenden Falle vorteilhaft, die Bildung der Durch-Löcher vor der 3ildung der Halbleiterbauelemente im Plättchen vorzunehmen, um nicht die Kennlinien bzw. Eigenschaften der Bauelemente während des thermischen Verfahrens bei der Bildung der Durch-Löcher zu beeinflussen.
tfenn SiOo verwendet wird, um das Plättchen fur die Bildung der Durch-Löcher zu maskieren, ist eine relativ dicke Schicht aus SiOp erforderlich. Die Anwendung solch einer dicken Schicht aus SiOo könnte die Eigenschaften der bestehenden Bauelemente potentiell beeinflussen. Dadurch, daß die Bildung der Durch-Löcher vorteilhaft zuerst erfolgt, können die Halbleiterbauelemente in der Oberfläche des Plättchens durch handelsübliche und bekannte LIethoden hergestellt werden. Durch die vorangehende Bildung der Durch-Löcher können diese gleichzeitig mit folgenden Verfahrensschritten, welche man zur Bildung der Vorrichtungen braucht, oxydiert und metallisiert werden.
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Ein "besonderer Vorteil der Erfindung ergibt sich "bei der Ausführungsform nach Fig. 9. Gleiche Bauelemente haben auch hier wieder das gleiche Bezugszeichen. Bei der Ausführungsform nach Fig. 9 sind die optischen Bauelemente 40 und 42 auf der oberen Oberfläche 12 des Plättchens 10 gebildet. Diese optischen Bauelemente sind als Dioden gezeigt. Diese können entweder lichtempfindliche Dioden oder lichtemittierende Dioden je nach Bedarf sein. Die beiden Dioden 40 und 42 enthalten eine Junction-Isolationszone 41 zwischen den Dioden 40 und 42. Eine derartige Diode oder irgendeine Anzahl von solchen Dioden ist jedenfalls verwendbar. Da optische Bauelemente einen relativ großen Oberflächenbereich brauchen, werden die sanduhrförmigen DurchLöcher asymmetrisch gebildet, damit sie einen größeren Oberflächenbereich auf der oberen Oberfläche 12 verfügbar lassen.
Die Metallisierung 26 verbindet die aktiven Bereiche der Dioden 40 und 42 unmittelbar mit irgendeiner der spezifizierten metallisierten Schichten (z. B. 28 oder 28') auf der Keramik 20 über Lötmittelpolster z. B. 50 und 50'. Es sei erwähnt, daß das Polster 50' irgendwo plaziert sein kann, es braucht .nicht entlang der Peripherie des Chips oder Plättchens 10 angeordnet zu sein. Die Metallisierung 26 kann auch die Diode 40 mit dem Transistor 24 verbinden. Der Transistor 25 ist nicht besonders in seiner Verbindung zu einem anderen Bauelement in Fig. 9 dargestellt, um die Übersicht der Darstellung zu bewahren.
Der besondere Vorteil der Ausführun sform der Erfindung nach Fig. 9 besteht darin, daß die optischen Halbleiterbauelemente, welche in der oberen Oberfläche des Plättchens 10 gebildet sind, in genau getrennter Beziehung zu und in elektrischen Kontakt mit den Bauelementen stehen, welche auf der unteren Oberfläche des Plattchens gebildet sind. Dies ermöglicht eine dichte Annäherung photoempfindlicher
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- 17 Bauelemente an den zugehörigen Schaltungskreis.
Darüber hinaus gestattet die in dieser erfindungsgemäßen Kombination benutzte Lötmittelpolster-Verbindungs-Methode eine sehr genaue Plazierung des Chips 10 in Bezug auf das Substrat 20. In der Tat werden Chips, die anfangs leicht fehlplaziert sind, durch die Lötmittel-Polster-Verbindungsmethode nach dem Millerschen US-Patent 3 4-29 040 in eine genaue Position gezogen. Ein derartiges präzises Verhältnis hat einen erheblichen Vorteil insofern, als die physikalische Positionierung optischer Halbleiterbauelemente äußerst wichtig ist.
Fig. 10 zeigt eine neue Anwendung des Erfindungsgedankenso Diese ermöglicht das Stapeln von Plättchen oder Chips, um damit eine dreidimensional integrierte Halbleiterstruktur zu schaffen. Mehrere Plättchen 10, IC und 10'' bilden die tragenden Teile für die nicht besonders eingezeichneten Halbleiterbauelemente, die in den ebenen Oberflächen dieser Plättchen gebildet sind.
Nach Fig. 10 kann ein in der oberen Oberfläche des Plattchens 10'' gebildetes Halbleiterbauelement mit der Metalli- ™ sierungsschicht 28 auf dem Substrat 20 oder mit irgendeinem Bauelement auf irgendeiner anderen planaren Oberfläche insgesamt durch Lötmittelpolster elektrisch verbunden sein. Es war oben bereits ausgeführt worden, daß dieser Verbindungstyp weniger kostspielig ist und zuverlässiger ist als irgendeine andere bekannte Methode.
Als eine geeignete Alternative kann jedes der Plättchen 10f 10' und 10" als metallisierte Zwischenverbindungsstruktur ' verwendet werden und keine in ihren planaren Oberflächen gebildeten Bauelemente aufweisen. Es ist danach möglich, eine metallisierte Mehrpegel-Zwischenverbindungsstruktur zu
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bilden und Überkreuzungen in der metallisierten Schicht in einem Chip zu eliminieren. Mit der Methode nach der Erfindung können darüber hinaus durch verschiedene Prozesse (z. B. I1HT, Bipolar, etc.) diverse Bauelemente verträglich zwischengeschaltet werden. -
In dem gezeigten Beispiel könnte das Plättchen 10 entweder bipolare Transistoren oder FET-Systeme einschließen. Das Plättchen 10' könnte eine metallisierte Zwischenverbindungsstruktur darstellen. Das Plättchen 10" könnte in seiner oberen Oberfläche eine Anzahl von lichtemitterenden Dioden enthalten. Diese Dioden sind dadurch in einer genauen Beziehung zum keramischen Substrat positioniert, und die durch diverse Technologien gebildeten Halbleiterstrukturen sind in verträglicher Weise mit Hilfe der Lötmittel-Polster in einer einheitlichen dreidimensionalen integrierten Halbleiter-Mehrniveaustruktur verbunden.
Die leitende Verbindung durch jedes der Plättchen 10, 10' und 10" ist ein wichtiger Aspekt der Erfindung.
Im Vorstehenden wurde eine nach der Erfindung verbesserte integrierte Halbleiterstruktur beschrieben, welche mit besonderen Mitteln für die Zwischenverbindung der beiden planaren Oberflächen eines Halbleiterplättchens ausgerüstet ist. Diese Zwischenverbindungen für die beiden ebenen Oberflächen sind leitende Pfade, die sich durch das Halbleiterplättchen erstrecken und dadurch einen elektrischen Kontakt zu Bauelementen, die in der oberen Oberfläche des Plättchens gebildet sind, und zu einem keramischen Substrat herstellen. Es können auch Bauelemente, wie z. B. optische Bauelemente, in der oberen Oberfläche des Plättchens gebildet und mit Bauelementen auf der unteren Oberfläche des Plättchens oder mit einem Substrat und zwar insgesamt durch Lötinittel-Polster-Verbindung verbunden sein.
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Es ist vorstehend auch gezeigt worden, wie sich die Erfindung beim Stapeln mehrerer Haltileiterplatten zur Herstellung dreidimensionaler integrierter Hal"bleitergebilde vorteilhaft anwenden läßt.
Patentansprüche
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Claims (1)

  1. Patentansprüche
    Integrierte Halbleiterstruktur mit im Halbleiterplättchen oder Chip gebildeten Halbleiterbauelementen und mit einem Substrat, insbesondere keramischen Substrat, dadurch gekennzeichnet, daß ein Halbleiterbauelement (22) wenigstens einen aktiven Bereich aufweist, der in der oberen Oberfläche (12) des tragenden Halbleiterplättchens (10) gebildet ist, daß eine metallische Schicht (26) auf ausgewählten Teilen der oberen und der unteren Oberflächen (12, 14) des tragenden Halbleiterplättchens vorgesehen ist, daß diese metalli3che Schicht (26) auf der oberen Oberfläche (12)mindestens mit einem der aktiven Bereiche eines Halbleiterbauelements (22) kontaktiert, daß mindestens eine elektrisch leitende Verbindung durch das tragende Halbleiterplättchen (10) von mindestens einem Bereich des Halbleiterbauelements (22) zu wenigstens einem Teil der metallischen Schicht (26) auf der unteren ebenen Oberfläche des Halbleiterplättchens (10) vorgesehen ist und daß wenigstens ein Lötmittel-tolster (30) zur Verbindung der metallischen Schicht (26) auf der unteren ebenen Oberfläche mit einem leitenden Stromkreismuster (28) auf dem Substrat (20) dient.
    2.) Integrierte Halbleiterstruktur nach Anspruch 1, dadurch gekennzeichnet, daß das ebene, tragende Halbleiterplättchen (10) aus dünnem kristallinem Material besteht.
    3.) Integrierte Halbleiterstruktur nach den Ansprüchen 1 und 2, dadurch gekennzeichnet, daß auf jeder der ebenen Oberflächen des tragenden Halbleiterplättchens (10) mehrere !Halbleiterbauelemente (22, 32, 34, 24, 25>, 40, 42) gebildet sind.
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    4.) Integrierte Halbleiterstruktur nach den Ansprächen 1 Ms 5, dadurch gekennzeichnet, daß durch das Halbleiterplättchen (10) hindurchgelegte leitende Verbindungen von ausgewählten Teilen aktiver Bauelemente der einen der "beiden Oberflächen des Halbleiterplättchens (10) zu ausgewählten Teilen aktiver Bauelemente der anderen der beiden Oberflächen des Halbleiterplättchens (10) bestehen.
    5.) Integrierte Halbleiterstruktur nach den Ansprachen 1 bis 4, dadurch gekennzeichnet, daß die leitende Verbin- ä
    dung im Durchgang durch das Halbleiterplättchen (10) sanduhrförmig ist.
    6.) Integrierte Halbleiterstruktur nach den Ansprüchen 1 bis 5» dadurch gekennzeichnet, daß ein thermischer Pfad (31) die untere Oberfläche des Halbleiterplättchens (10) mit dem Substrat (20) verbindet.
    7.) Integrierte Halbleiterstruktur nach den Ansprüchen 1 bis 6, dadurch gekennzeichnet, daß mehrere tragende Halbleiterplättchen (10, 10', 10") durch Lötmitfcel-Polster (30, 30', 30") vereinigt sind und damit eine dreidimensionale integrierte Halbleiterstruktur bilden. ™
    8.) Integrierte Halbleiterstruktur nach den Ansprüchen 1 bis 7» dadurch gekennzeichnet, daß mindestens eines der auf der Oberfläche des tragenden Halbleiterplättchens (10) gebildeten Halbleiterbauelemente ein optisches Halbleiterbauelement ist.
    cj.) Intepjrierte Halbleiterstruktur nach den Ansprüchen 1 bis 8, dadurch gekennzeichnet, daß der Durchgang der leitenden Verbindung durch das tragende Fialbleiterplättchen (10) eine aoym: Kitriiiche öano uhr form aufweist, welche die
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    Schaffung größerer Flächenbereiche für optische Halbleiterbauelemente auf der oberen Oberfläche des Halbleiterplättchens ermöglicht.
    10.) Verfahren zum Herstellen einer integrierten Halbleiterstruktur nach den Ansprüchen 1 bis 9» dadurch gekennzeichnet, daß von beiden Seiten des Halbleiterplättchens gleichzeitig ein Loch gebildet wird, daß dieses
    Loch mit einer isolierenden Schicht wandseitig ausgekleidet wird und dann eine innere Metallisierung erhält»
    11.) Verfahren nach Anspruch IC, dadurch gekennzeichnet, daß die Herstellung des Durch-Locnes im Halbleiterplättchen (10) durch Ätzen erfolgt»
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