DE4308705C2 - Integrierte Schaltungs-Chips und ein Verfahren zu deren Vereinzelung aus einem Halbleiterwafer - Google Patents

Description

Die vorliegende Erfindung bezieht sich auf integrierte Schaltungs-Chips und auf ein Verfahren zu deren Vereinzelung aus einem Halbleiterwafer.

Fig. 8 zeigt einen bisher verwendeten Halbleiterwafer vor dem Zerschneiden. In Fig. 8 bezeichnet das Bezugszeichen 13 einen Siliziumwafer mit 5 Zoll Durchmesser und 400 bis 500 µm Dicke. IC-Chips 5 mit 1 bis 2 cm² werden auf dem Wafer 13 hergestellt. Trennungslinien oder Schnittlinien 14 sind an Grenzlinien zwischen IC-Chips 5 vorgesehen. Das Bezugszeichen 15 bezeichnet eine Facette, welche die (Kristall-)Richtung des Wafers 13 andeutet.

Fig. 9 zeigt eine vergrößerte Ansicht der Partie innerhalb des Kreises in Fig. 8. In Fig. 9 wird die Trennungslinie 14 durch Anwendung eines Photolithographieverfahrens erzeugt, um jeweilige IC-Chips 5 voneinander zu trennen, gewöhnlich mit einer vorbestimmten Breite von etwa 100 µm.

Es wird ein Verfahren zum Ausschneiden der IC-Chips be­ schrieben. Die IC-Chips mit gleichen Formen sind, wie in Fig. 8 gezeigt, regelmäßig in vertikaler und horizontaler Richtung angeordnet, und die Trennungslinie 14 zieht sich auf dem Wafer 13 in einer geraden Linie von einem Ende des Wafers 13 zu dem anderen Ende des Wafers 13. Das Ausschnei­ den eines solchen Wafers 13 in jeweilige Chips wird durchgeführt, indem man, wie in Fig. 9 gezeigt, entlang der Trennungslinie 14 in der Richtung des vertikalen Pfeiles und in der Richtung des horizontalen Pfeiles schneidet. Dies bedeutet, wie es in Fig. 10 gezeigt ist, daß der Wafer 13 etwa mit einer Ansaugvorrichtung auf dem Objekttisch 17 fixiert wird, und es wird ein Schneidwerkzeug 16, Trennsäge genannt, welches eine Dicke von etwa 20 µm aufweist und am oberen Ende seiner Schneidespitze einen In­ dustriediamanten eingelagert hat, mit einer hohen Um­ drehungsgeschwindigkeit von etwa 10.000 bis 70.000 U/min in Drehung versetzt. Dabei wird der Objekttisch wie mit dem Pfeil gezeigt auf das Schneidwerkzeug 16 zubewegt, und der Wafer 13 wird an der Trennungslinie 14 mit dem Schneidwerk­ zeug 16 geschnitten. Demgemäß gibt es zwei Schneidever­ fahren, von denen das eine ein vollständiges Durchschneiden des Wafers 13 von der Vorderfläche bis zur Rückfläche umfaßt, und das andere ein unvollständiges Schneiden des Wafers 13, wonach eine Belastung auf den Wafer ausgeübt wird, um den Wafer entlang der unvollständig geschnittenen Rille zu teilen. Die erstere wird vollständiges Schneiden genannt und die letztere Halbschneiden ("half cutting").

Aus JP 2-162 750 (A) ist ein Verfahren zur Vereinzelung von integrierten Schaltungs-Chips bekannt, bei dem der Wafer an den Trennlinien nicht vollständig durchgeätzt wird. Anschließend werden die einzelnen Chips abgebrochen.

Fig. 11 zeigt ein Verfahren zum Montieren des IC-Chips, welcher wie oben beschrieben ausgeschnitten ist, an ein Ge­ häuse. In Fig. 11 bezeichnet das Bezugszeichen 7 das eigentliche Gehäuse aus Isoliermaterial, wie etwa Keramik, das eine rechtwinklige äußere Konfiguration aufweist. Ein innerer Kontaktstellenbereich 8 des Gehäuses ist in einer rechtwinkligen Rahmenkonfiguration an einer Position ein wenig innerhalb der äußeren rechtwinkligen Konfiguration des Gehäuses 7 vorgesehen. Ein Halbleiterplättchenbereich 9 ist innerhalb des inneren Kontaktstellenbereichs 8 zum Montieren des Chips 5 darauf vorgesehen. Eine innerer Kontaktstelle 10 ("pad") ist am inneren Kontaktstel­ lenbereich 8 vorgesehen.

Eine Kontaktstelle 11 ist auf dem IC-Chip 5 vorgesehen. Das Bezugszeichen 12 bezeichnet einen Kontaktdraht, das Bezugsz­ eichen 18 bezeichnet einen äußeren Stift des Gehäuses 7, und dieser äußere Stift 18 ist mit der inneren Kontaktstelle 10 innerhalb des Gehäuses 7 verbunden.

Bei der Montage wird der IC-Chip 5 etwa durch Löten am Halb­ leiterplättchenbereich 9 des Gehäuses 7 befestigt, und die am inneren Kontaktstellenbereich 8 angeordnete innere Kon­ taktstelle 10 und die auf dem IC-Chip 5 vorgesehene Kontakt­ stelle 11 werden durch Kontaktierung mit dem Kontaktdraht 12 verbunden, wodurch die Montage ausgeführt ist. Somit ist der Kontakt 11 des IC-Chips 5 über die innere Kontaktstelle 10 mit dem äußeren Stift 18 des eigentlichen Gehäuses 7 elek­ trisch verbunden, und Signalübertragung zwischen dem IC-Chip 5 und der Vorrichtung außerhalb des Gehäuses 7 kann durchge­ führt werden.

Weil das Ausschneiden des Halbleiter-IC-Chips wie oben be­ schrieben ausgeführt wird, beschränkt sich die Konfiguration des IC-Chips auf eine rechtwinklige. Folglich muß der Ent­ wurf des Schaltungsmusters eine rechtwinklige Form haben, was eine Einschränkung des Musterentwurfs bedeutet.

Weil der IC-Chip weiterhin, ungeachtet der Tatsache, daß der Wafer kreisförmig ist, von rechtwinkliger Form ist, gibt es an der Peripherie des Wafers Bereiche, in denen keine Chips hergestellt werden können, was in einer Verschwendung des effektiven Bereichs des Wafers resultiert, wenn die Chips ein grobes Format haben. Demgegenüber zeigen die japanischen veröffentlichten Patentanmeldungen Sho. 62-8515, Hei. 2- 10715 und Sho. 61-93613 Verfahren zum Durchführen des Schneidens wie etwa mit Laser, um eine andere Konfiguration von IC-Chips zu erstellen als die rechtwinklige Konfigura­ tion, wie etwa eine dreieckige oder hexagonale, und diese resultieren in einem Zuwachs in der effektiven Anzahl von Chips, und Verringerung der Hitze- oder mechanischen Bela­ stung beim Zusammenbau, wodurch Beschädigungen der Chips verhindert werden. Dadurch, daß man die Drahtkontaktierung vom peripheren Teil des Chips mit einer solchen Konfigura­ tion durchführt, ist es weiterhin möglich, Variationen in der Länge der Drähte von jeweiligen Kanten des Chips zu re­ duzieren.

Bei den in diesen japanischen veröffentlichten Patentanmel­ dungen aufgezeigten Vorrichtungen können jedoch die folgen­ den Probleme nicht gelöst werden. Wenn es nämlich aufgrund einer erhöhten Anzahl von Ein-/Ausgangssignalen nötig ist, eine größere Zahl von Kontaktstellen auf einem Chip vorzuse­ hen, wird die Chipgröße automatisch in Abhängigkeit von der Anzahl von Kontaktstellen bestimmt, weil Kontaktstellen von Chips nur an der Peripherie des IC-Chips angeordnet werden, und auch wenn der effektive Chipbereich für integrierte Schaltkreise klein ist, wird eine grobe Chipfläche benötigt, was in einer groben Verschwendung von Chipfläche resultiert. Weil außerdem Trennungslinien üblicherweise in gerader Linie hergestellt werden, wenn eine Mehrzahl von Arten von Chips mit verschieden groben Nutzflächen für die Herstellung von ICs auf dem gleichen Wafer hergestellt werden, müssen die Kantenlängen von nebeneinanderliegenden IC-Chips aneinander angeglichen werden. Dies bedeutet, daß die Flächen von ande­ ren IC-Chips der Fläche desjenigen IC-Chips mit der größten Nutzfläche angeglichen werden, was auch eine Einschränkung beim Entwurf und eine Verschwendung der Nutzfläche des Wa­ fers nach sich zieht und zu Verschwendung der Chipfläche führt.

Daher vergrößert sich die Größe von IC-Chips bei der Halbleitervorrichtung und bei der dafür konstruierten Her­ stellungsmethode unverhältnismäßig mit der Anzahl von Kon­ taktstellen, ungeachtet der nutzbaren Fläche für die Her­ stellung von integrierten Schaltkreisen, und dies resultiert in einer Einschränkung des Entwurfs, einer Verschwendung der Nutzfläche auf dem Wafer, und einer Verschwendung der Chipfläche.

Aus der JP 3-225 932 ist ein integrierter Schaltungs- Chip mit einer quadratischen Form bekannt, der in der Mitte eine ebenfalls quadratische Ausnehmung aufweist. Auf diese Weise werden die Anzahl der Kontaktstellen pro Chip erhöht.

Schließlich sind aus der JP 2-267 946 (A) und JP 2-267 947 (A) integrierte Schaltungs-Chips gemäß dem Oberbegriff des Anspruchs 1 bekannt, die die Fläche eines Wafers vollständig einnehmen und daher einen Umriß bzw. eine Form mit nicht-geraden Abschnitten aufweisen. Zusätzlich sind am Rand des Wafer-Chips rechteckige Ausnehmungen vorgesehen, wodurch sich die Anzahl der möglichen Kontaktstellen erhöht.

Demgegenüber ist es Aufgabe der vorliegenden Erfindung, integrierte Schaltungs-Chips zur Verfügung zu stellen, so daß selbst bei Chips mit kleiner Chipfläche eine ausreichende Anzahl von Kontaktstellen ermöglicht wird. Außerdem ist es Aufgabe der vorliegenden Erfindung ein Verfahren zur Vereinzelung dieser Schaltungs-Chips aus einem Halbleiterwafer bereitzustellen.

Die Lösung dieser Aufgabe erfolgt durch die Merkmale des Anspruchs 1, 2 bzw. 3.

Gemäß einem Aspekt der vorliegenden Erfindung weist ein IC-Chip eine Öffnung auf, in der ein zweiter IC-Chip angeordnet ist. Die beiden IC-Chips sind elektrisch miteinander verbunden.

Gemäß einem weiteren Aspekt der vorliegenden Erfindung weicht die äußere Form der IC-Chips von der rechteckigen Form ab. Eine Mehrzahl dieser unterschiedlich geformten IC- Chips ist auf einem Montagebereich montiert, Kontaktstellen sind an der Peripherie des IC-Chips angeordnet, und der innere Kontaktstellenbereich des Gehäuses ist an den Bereich der IC-Chips angrenzend hergestellt, so daß er den IC-Chip formgleich mit der äußeren Form des IC-Chips einfaßt. Hierbei sind die Mehrzahl der IC-Chips mit verschiedenen Formen auf dem Chipmontagebereich des Gehäuses montiert, so daß die Form der angrenzenden Seitenkanten zueinander passen.

Ein dritter Aspekt der vorliegenden Erfindung umfaßt ein Verfahren zur Vereinzelung der IC-Chips aus einem Halbleiterwafer mit den Verfahrensschritten: Herstellung von Trennungslinien derart, daß eine Mehrzahl von IC-Chips mit verschiedenen Größen auf einem Halbleiterwafer bereitgestellt werden und Aufteilen des Halbleiterwafers in eine Mehrzahl von IC-Chips mit verschiedenen Formen entlang der Trennungslinien.

Unteranspruch 4 betrifft eine vorteilhafte Weiterbildungen der Erfindung.

Weitere Einzelheiten, Aspekte und Vorteile der vorliegenden Erfindung ergeben sich aus der nachfolgenden Beschreibung unter Bezugnahme auf die Zeichnung.

Es zeigt:

Fig. 1 ein Diagramm zur Erklärung eines Verfahrens zum Ausschneiden der IC-Chips gemäß einem Verfahren zur Herstellung einer Halbleitervorrichtung als eine erste Ausführungsform der vorliegenden Erfindung;

Fig. 2 ein Diagramm, welches ein Verfahren zur Mon­ tage eines IC-Chips auf einem Gehäuse gemäß einer ersten Ausführungsform der vorliegenden Erfindung zeigt;

Fig. 3 ein Flußdiagramm zur Erklärung eines Verfahrens zum Ausschneiden von IC-Chips gemäß der ersten Ausfüh­ rungsform;

Fig. 4 ein Diagramm, welches die Konfiguration des IC-Chips und ein Verfahren zu seiner Montage gemäß einer zweiten Ausführungsform der vorliegenden Erfindung zeigt;

Fig. 5 ein Diagramm zur Erklärung eines Verfahrens zum Aus­ schneiden von IC-Chips gemäß einem Verfahren zur Herstellung einer Halbleitervorrichtung als eine dritte Ausführungsform der vorliegenden Erfindung;

Fig. 6 ein Diagramm zur Erklärung eines Verfahrens zum Aus­ schneiden von IC-Chips gemäß einem Verfahren zur Herstellung einer Halbleitervorrichtung als eine vierte Ausführungsform der vorliegenden Erfindung;

Fig. 7 ein Diagramm, welches ein Verfahren zur Montage von IC-Chips auf einem Gehäuse gemäß einer fünften Aus­ führungsform der vorliegenden Erfindung zeigt;

Fig. 8 ein Diagramm, welches einen Zustand eines Halblei­ terwafers vor dem Aufteilen gemäß einem bisher ver­ wendeten Herstellungsverfahren zeigt;

Fig. 9 eine teilweise vergrößerte Ansicht eines Halb­ leiterwafers vor dem Aufteilen;

Fig. 10 ein Diagramm, welches ein Verfahren zum Aufteilen des Halbleiterwafers zeigt; und

Fig. 11 ein Diagramm, welches ein Verfahren zur Montage eines IC-Chips auf einem Gehäuse zeigt.

Es folgt eine Beschreibung von Ausführungsformen der vorlie­ genden Erfindung mit Bezug auf die Figuren.

In Fig. 1 bezeichnet das Bezugszeichen 1 einen Halbleiterwa­ fer, welcher z. B. Silizium mit etwa 10 µm Dicke beinhaltet. Ein IC-Chipbereich 2 mit einer nicht-rechteckigen äußeren Konfiguration wird auf dem Wafer 1 in Mehrzahl in beliebiger Anordnung hergestellt. Das Bezugszeichen 3 bezeichnet einen Grenzbereich zwischen IC-Chips 2 mit nicht-rechtwinkliger äußerer Konfiguration, welche den herkömmlichen Trennungsli­ nien entspricht.

Dadurch, daß jeweilige IC-Chips 2 wie in Fig. 1 gezeigt mit konkav-konvexer Konfiguration als äußere Konfiguration her­ gestellt werden, kann der Chip eine längere äußere Periphe­ rie aufweisen, während er die herkömmliche Chipfläche be­ wahrt, was zu einer Vergrößerung der Fläche führt, in wel­ cher Kontaktstellen angeordnet sind. Der Befestigungsbereich 19 besteht aus einer äußeren Konfiguration gemäß der Konfi­ guration des IC-Chips 2, nämlich einer ähnlichen und einer etwas größeren Konfiguration als derjenigen des Chips 2, und der innere Kontaktstellenbereich 20 des Gehäuses 7 besteht aus einer Konfiguration, welche mit der Konfiguration des IC-Chips 2 übereinstimmt. Die innere Kontaktstelle 10 befin­ det sich an der Innenpartie des inneren Kontaktstellenbe­ reichs 20 an einer Stelle entlang der äußeren Konfiguration des IC-Chips, und die Kontaktstelle 11 des Chips 20 ist mit der inneren Kontaktstelle 10 durch Drahtkontaktierung des Drahts 12 verbunden. Diese Konstruktion ermöglicht es, eine ausreichende Anzahl von Kontaktstellen 11 an der Peripherie des Chips 2 anzubringen, welcher eine Chipfläche aufweist, welche gewöhnlich für die Herstellung des Chips 2 erforder­ lich ist. Mit anderen Worten hängt die Größe des IC-Chips 2 nicht von der Anzahl der Kontaktstellen 11 ab, und die Chip­ fläche kann effektiv genutzt werden. Zusätzlich können Un­ terschiede in der Länge des Kontaktdrahts 12 reduziert wer­ den.

Dadurch, daß der Chip 2 so hergestellt ist, daß er wie oben beschrieben konkav-konvexe Partien als äußere Konfiguration aufweist, können außerdem mehrere Chips hergestellt werden, welche als gewöhnliche Chips benutzt werden können, an Posi­ tionen, an denen Chips mit der herkömmlichen rechtwinkligen Konfiguration auf dem Wafer nicht dafür verwendet werden können, was in einem Zuwachs der effektiven Anzahl von Chips resultiert.

Als nächstes wird ein Verfahren zur Herstellung von IC-Chips mit den oben beschriebenen komplizierten äußeren Konfigura­ tionen beschrieben, insbesondere ein Verfahren zur Trennung des Wafers in Chips. Wie es in Fig. 3(a) gezeigt ist, werden auf einem Wafer 1 mit einer Dicke von mehreren zehn Mikron Dicke, bei dem der Prozeß zur Herstellung von ICs abge­ schlossen ist, Bereiche 2 mit etwa 1 bis 2 Mikron Dicke her­ gestellt, auf denen IC-Chipmuster hergestellt werden, und ein Chip-Grenzbereich 3 dazwischen werden in einem an sich bekannten Photolithographieprozeß hergestellt.

Als nächstes wird, wie es in Fig. 3(b) gezeigt ist, in einem Photolithographieprozeß ein Photolackmuster 4 mit etwa 2 µm Dicke mit einer Öffnung (von etwa 20 µm Breite) in einem Teil des Grenzbereichs 3 hergestellt.

Als nächstes wird, wie es in Fig. 3(c) gezeigt ist, die oben beschriebene offene Partie durch anisotropes Ätzen, wie etwa reaktives Ionenätzen, stark vertieft. Dieser Vorgang wird allgemein als "Eingraben" ("trenching") bezeichnet. Das Ät­ zen wird bis zum Grund des Wafers 1 durchgeführt und darauf das Photolackmuster 4 entfernt, um das Ausschneiden des IC- Chips wie in Fig. 3(d) gezeigt zu vollenden.

Es ist ein Verfahren bekannt zur Durchführung des vollstän­ digen Schneidens unter Verwendung eines Lasers, um Chipmu­ ster, welche die oben beschriebenen komplizierten äußeren Konfigurationen aufweisen, wie in der veröffentlichten japa­ nischen Patentanmeldung Nr. Sho. 61-93613 beschrieben, zu trennen. Die Laserschneidevorrichtung ist jedoch kostspie­ lig, und es besteht auch das Problem, daß durch die Laserbe­ strahlung thermale Belastung an den Bereich 2, in dem der IC-Chip hergestellt wird, angelegt wird, was die Materialei­ genschaften ungünstig beeinflußt. Wenn jedoch anisotropes Ätzen, wie etwa reaktive Ionenätzung, verwendet wird, ist es möglich, die Trennung von Chips mit komplizierten Konfigura­ tionen einfach durchzuführen, ohne die oben beschriebenen Probleme hervorzurufen. Ein solches anisotropes Ätzverfahren ist daher ein zweckdienliches Verfahren, wie es Ätztechniken in solchen Fällen sind.

Während der Durchführung des anisotropen Ätzens ist es wir­ kungsvoll, wenn die Substratdicke vorher durch Entfernen der Rückfläche des Halbleiterwafers 1 verringert wird. Zu­ sätzlich, auch wenn ein Verbundhalbleiter wie etwa GaAs als Halbleiterwafer verwendet wird, können die gleichen Effekte wie oben beschrieben erzielt werden.

Ein Verfahren zur Herstellung einer Halbleitervorrichtung gemäß einer zweiten Ausführungsform der vorliegenden Erfin­ dung soll mit Bezug auf Fig. 4 beschrieben werden. In dieser Ausführungsform ist an einer zentralen Partie des Chips eine Öffnung vorgesehen, und der periphere Bereich des Chips um die Öffnung herum wird als Kontaktstellenbereich verwendet.

Wie es in Fig. 4(a) gezeigt ist, wird in der zentralen Par­ tie des IC-Chips 21 eine rechteckige Öffnung 22 hergestellt. Beim Montieren eines solchen IC-Chips 21 auf ein Gehäuse wird ein zweiter innerer Kontaktstellenbereich 20b mit kon­ vexer Form und einer äußeren Konfiguration, welche mit der Konfiguration der Öffnung 22 des IC-Chips 21 übereinstimmt, an der zentralen Partie des Gehäuses 7 hergestellt, und ein IC-Chip 21 wird an diesem Gehäuse 7 befestigt, indem der zweite innere Kontaktstellenbereich 20b durch seine Öffnung 22 eingeführt wird. Die an der äußeren Peripherie des Chips 21 angeordnete erste Kontaktstelle 11a und die am ersten in­ neren Kontaktstellenbereich 20a angeordnete erste innere Kontaktstelle 10a sind über einen Draht 12a verbunden, und die an der inneren Peripherie des Chips 21 angeordnete zweite Kontaktstelle 11b und die am zweiten inneren Kontaktstellenbereich 20b angeordnete zweite innere Kontakt­ stelle 10b sind über einen Draht 12b verbunden.

Durch die Herstellung einer solchen Halbleitervorrichtung ist es möglich, sowohl die Chipfläche effektiv zu nutzen als auch die Anzahl der Kontaktstellen zu erhöhen. Wenn in die­ sem Fall Chips mit der gleichen Anzahl von auf dem Chip an­ geordneten Kontaktstellen wie in Fig. 8 ausgeschnitten wer­ den sollen, ist es möglich, Chips mit kleineren Magen als den Chip 5 in Fig. 8 auszuschneiden, was in einem Zuwachs der effektiven Anzahl von Chips auf dem Wafer resultiert, in einem Maße, das geringer ist als in der ersten Ausbildungs­ form. Desweiteren können in der oben beschriebenen Anordnung andere IC-Chips am zweiten inneren Kontaktstellenbereich 20b angeordnet und mit dem oben beschriebenen IC-Chip 21 über Drähte verbunden werden.

Eine dritte Ausführungsform der vorliegenden ist mit Bezug auf Fig. 5 beschrieben.

In dieser dritten Ausführungsform werden eine Mehrzahl von Arten von IC-Chips mit unterschiedlichen rechtwinkligen Kon­ figurationen, oder unterschiedlichen rechtwinkligen, gerad­ linigen äußeren Konfigurationen auf dem gleichen Wafer her­ gestellt. Mit anderen Worten werden wie in Fig. 5 gezeigt Trennungslinien erstellt, so daß eine möglichst grobe Anzahl von Chips auf dem Wafer 1 erhalten wird und jeweilige Kanten der Chips 23, 24, 25 von Kantenpartien der benachbarten Chips gebildet werden, wodurch sich die effektive Anzahl von Chips auf dem Wafer erhöht und die Verschwendung von Chip­ fläche beseitigt wird. Dies ist besonders effektiv, wenn das Verfahren bei der Herstellung von IC-Chips während der expe­ rimentellen Phase angewendet wird, bevor man zur Massenfer­ tigung übergeht.

Eine vierte Ausführungsform der vorliegenden Erfindung wird mit Bezug auf Fig. 6 beschrieben. In dieser vierten Ausfüh­ rungsform wird eine Mehrzahl von IC-Chips mit unterschiedli­ chen äußeren Konfigurationen, einschließlich gekrümmter an­ statt geradliniger Kanten auf dem gleichen Wafer herge­ stellt. Wie es in Fig. 6 gezeigt ist, wird eine Mehrzahl von IC-Chips 26, 27, 28 mit verschiedenen äußeren Konfiguratio­ nen so effektiv angeordnet, daß Schnittreste des Wafers 1 einen kleinen Betrag ausmachen können.

Durch Durchführung des anisotropen Ätzens mit der RIE-("reactive ion etching")Methode, die in der ersten Ausfüh­ rungsform zum Ausschneiden von komplizierten Konfigurationen wie in der zweiten bis vierten Ausführungsform gezeigt ange­ wendet wurde, ist es möglich, Chips mit gewünschten Konfigu­ rationen einfach zu erhalten.

Eine fünfte Ausführungsform der vorliegenden Erfindung wird mit Bezug auf Fig. 7 beschrieben, worin eine Mehrzahl von Arten und Formen von Chips auf dem gleichem Gehäuse montiert sind, um ein sogenanntes Mehrchip-Modul zu bilden. Wie es in Fig. 7 gezeigt ist, sind aneinander angrenzende jeweilige IC-Chips 29a, 29b, 29c durch Verdrahtung zwischen Kontaktstellen 11b von jeweiligen Chips mit Drähten 12b ver­ bunden, und Verbindungskontaktstellen 11a von jeweiligen Chips durch Drähte 12a mit den inneren Kontaktstellen 10a am inneren Kontaktstellenbereich 8 des Gehäuses 7. Desweiteren sind die Muster der jeweiligen IC-Chips 29a, 29b und 29c so entworfen, daß die Montagefläche dafür die kleinste und effektivste Anordnung ist, wenn sie auf dem Befestigungsbe­ reich 9 montiert sind.

Auf diese Weise ist es möglich, die Anzahl von Kontaktstel­ len von jeweiligen IC-Chips zu vergrößern wie auch den Mu­ sterentwurf des IC-Chips einfach auszuführen, indem man die Konfigurationen von jeweiligen IC-Chips 29a, 29b, 29c für die Multichip-Modularisierung geeignet macht. Desweiteren ist es möglich, ein Multichip-Modul mit überlegener Montage­ effektivität zusammenzustellen und weniger Flächenverschwen­ dung zu haben.

Wie oben beschrieben wurde, sind gemäß der vorliegenden Er­ findung Kontaktstellen an peripheren Bereichen eines IC- Chips mit von der rechtwinkligen Konfiguration abweichender äußerer Konfiguration angeordnet, und der innere Kontakt­ stellenbereich des Gehäuses ist in derjenigen Konfiguration hergestellt, welche mit der Konfiguration des IC-Chips über­ einstimmt. Als weitere Möglichkeit ist eine Öffnung an einem IC-Chip vorgesehen, und zweite Kontaktstellen sind an der Peripherie des Chips um die Öffnung angeordnet, während ein zweiter innerer Kontaktstellenbereich in einer mit der Kon­ figuration der Öffnung am Chip-Montagebereich des Gehäuses übereinstimmenden Konfiguration hergestellt wird. Somit kann eine Mehrzahl von Kontaktstellen sogar auf einer kleinen Chipfläche angebracht werden, wodurch die Verschwendung an Chipfläche verringert wird und weiterhin ein für Multichip- Modularisierung geeigneter IC-Chip erhalten wird.

Weil außerdem eine Mehrzahl von IC-Chips mit unterschiedli­ chen äußeren Konfigurationen an der Chipmontagefläche des Gehäuses befestigt sind, so daß jeweilige Seitenkantenkonfi­ gurationen jeweiliger Chips miteinander übereinstimmende Konfigurationen aufweisen, wird die Montage einer Mehrzahl von Chips auf kleiner Montagefläche bewerkstelligt, und des Maß an Integration wird wie etwa in Hochfrequenzmodulen ver­ bessert.

Da die Teilung eines Halbleiterwafers in eine Mehrzahl von IC-Chips zusätzlich durch die Anwendung von anisotropem Ät­ zen ausgeführt wird, kann das Ausschneiden von IC-Chips mit komplizierten Konfigurationen und IC-Chips mit unterschied­ lichen Konfigurationen aus einem Halbleiterwafer einfach ausgeführt werden, wodurch ein einfacher Herstellungsprozeß und eine verbesserte Ausbeute erzielt wird.

Claims (4)

1. Halbleitervorrichtung mit:
einem ersten integrierten Schaltungs-Chip (21), der an einem Chip-Montagebereich (9) eines Gehäuses (7) angebracht ist;
wobei der erste integrierte Schaltungs-Chip (21) eine Öffnung (22) aufweist und mit einer Kontaktstelle (11b) an der Peripherie der Öffnung (22) versehen ist; und
ein innerer Kontaktstellenbereich (20b) an einem Chip- Montagebereich des Gehäuses (7) in einer Form bereitgestellt ist, die mit der Form der Öffnung (22) übereinstimmt, dadurch gekennzeichnet,
daß ein zweiter integrierter Schaltungs-Chip auf dem in­ neren Kontaktstellenbereich (20b) angebracht ist, und eine Kontaktstelle des zweiten integrierten Schaltungs-Chips und die Kontaktstelle (11b) des ersten integrierten Schaltungs- Chips (21) elektrisch miteinander verbunden sind.

2. Halbleitervorrichtung mit:
einer Mehrzahl von integrierten Schaltungs-Chips (23, 24, 25; 29a, 29b, 29c), die auf einem Chip-Montagebereich (9) eines Gehäuses (7) montiert sind; und
inneren Kontaktstellen (10a), die auf einem an der Peri­ pherie des Chip-Montagebereichs (9) vorgesehenen inneren Kon­ taktstellenbereich (8) angebracht sind, mit denen Kontakt­ stellen (11a) der integrierten Schaltungs-Chips (23, 24, 25; 29a, 29b, 29c) über Drähte (12a) elektrisch verbunden sind;
wobei die einzelnen integrierten Schaltungs-Chips (23, 24, 25; 29a, 29b, 29c) an ihren peripheren Bereichen mit Kon­ taktstellen (11b) versehen sind und und eine äußere Form auf­ weisen, die von der rechteckigen Form abweicht,
wobei die einzelnen integrierten Schaltungs-Chips (23, 24, 25; 29a, 29b, 29c) unterschiedlich geformt sind, so daß die Form der Seitenkanten der jeweiligen Chips miteinander übereinstimmen, und
wobei der innere Kontaktstellenbereich (8) an die inte­ grierten Schaltungs-Chips (23, 24, 25; 29a, 29b, 29c) an­ grenzt und eine Form aufweist, die mit der Umrißform der Mehrzahl der integrierten Schaltungs-Chips (23, 24, 25; 29a, 29b, 29c) übereinstimmt.

3. Verfahren zur Herstellung einer Halbleitervorrichtung mit:
einem Prozeß zur Herstellung von Trennungslinien derart, daß eine Mehrzahl von integrierten Schaltungs-Chips mit ver­ schiedenen Größen auf einem Halbleiterwafer hergestellt wer­ den; und
einem Prozeß zur Aufteilung des Halbleiterwafers in eine Mehrzahl von integrierten Schaltungs-Chips mit verschiedenen Formen entlang der Trennungslinien.

4. Verfahren zur Herstellung einer Halbleitervorrichtung nach Anspruch 3, wobei die Trennungslinie nicht-gerade Ab­ schnitte aufweist.