DE4140010A1 - Leiterplatte und verfahren zu ihrer herstellung - Google Patents
Leiterplatte und verfahren zu ihrer herstellungInfo
- Publication number
- DE4140010A1 DE4140010A1 DE4140010A DE4140010A DE4140010A1 DE 4140010 A1 DE4140010 A1 DE 4140010A1 DE 4140010 A DE4140010 A DE 4140010A DE 4140010 A DE4140010 A DE 4140010A DE 4140010 A1 DE4140010 A1 DE 4140010A1
- Authority
- DE
- Germany
- Prior art keywords
- substrate
- circuit board
- wiring layer
- conductors
- input
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Withdrawn
Links
- 238000000034 method Methods 0.000 title claims description 18
- 238000004519 manufacturing process Methods 0.000 title claims description 15
- 239000000758 substrate Substances 0.000 claims description 68
- 239000004020 conductor Substances 0.000 claims description 63
- 239000012212 insulator Substances 0.000 claims description 26
- 229910052782 aluminium Inorganic materials 0.000 claims description 3
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 claims description 3
- 229910001220 stainless steel Inorganic materials 0.000 claims description 3
- 239000010935 stainless steel Substances 0.000 claims description 3
- 229910052710 silicon Inorganic materials 0.000 claims description 2
- 239000010703 silicon Substances 0.000 claims description 2
- 229910000831 Steel Inorganic materials 0.000 claims 1
- 229910010293 ceramic material Inorganic materials 0.000 claims 1
- 239000010959 steel Substances 0.000 claims 1
- 239000004642 Polyimide Substances 0.000 description 7
- 229920001721 polyimide Polymers 0.000 description 7
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 description 6
- 230000008901 benefit Effects 0.000 description 6
- 229910052802 copper Inorganic materials 0.000 description 6
- 239000010949 copper Substances 0.000 description 6
- 238000005530 etching Methods 0.000 description 6
- 239000000463 material Substances 0.000 description 5
- 238000004544 sputter deposition Methods 0.000 description 4
- 230000015572 biosynthetic process Effects 0.000 description 3
- 239000000919 ceramic Substances 0.000 description 3
- 238000001465 metallisation Methods 0.000 description 3
- KRHYYFGTRYWZRS-UHFFFAOYSA-N Fluorane Chemical compound F KRHYYFGTRYWZRS-UHFFFAOYSA-N 0.000 description 2
- VEXZGXHMUGYJMC-UHFFFAOYSA-N Hydrochloric acid Chemical compound Cl VEXZGXHMUGYJMC-UHFFFAOYSA-N 0.000 description 2
- NBIIXXVUZAFLBC-UHFFFAOYSA-N Phosphoric acid Chemical compound OP(O)(O)=O NBIIXXVUZAFLBC-UHFFFAOYSA-N 0.000 description 2
- UMIVXZPTRXBADB-UHFFFAOYSA-N benzocyclobutene Chemical class C1=CC=C2CCC2=C1 UMIVXZPTRXBADB-UHFFFAOYSA-N 0.000 description 2
- 239000003990 capacitor Substances 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- PCHJSUWPFVWCPO-UHFFFAOYSA-N gold Chemical compound [Au] PCHJSUWPFVWCPO-UHFFFAOYSA-N 0.000 description 2
- 229910052737 gold Inorganic materials 0.000 description 2
- 239000010931 gold Substances 0.000 description 2
- 230000017525 heat dissipation Effects 0.000 description 2
- RBTARNINKXHZNM-UHFFFAOYSA-K iron trichloride Chemical compound Cl[Fe](Cl)Cl RBTARNINKXHZNM-UHFFFAOYSA-K 0.000 description 2
- 229910052751 metal Inorganic materials 0.000 description 2
- 239000002184 metal Substances 0.000 description 2
- 230000002093 peripheral effect Effects 0.000 description 2
- 238000000206 photolithography Methods 0.000 description 2
- 229920002120 photoresistant polymer Polymers 0.000 description 2
- 229910021578 Iron(III) chloride Inorganic materials 0.000 description 1
- GRYLNZFGIOXLOG-UHFFFAOYSA-N Nitric acid Chemical compound O[N+]([O-])=O GRYLNZFGIOXLOG-UHFFFAOYSA-N 0.000 description 1
- 239000002253 acid Substances 0.000 description 1
- 229910000147 aluminium phosphate Inorganic materials 0.000 description 1
- 238000000576 coating method Methods 0.000 description 1
- 238000010276 construction Methods 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 239000011810 insulating material Substances 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 150000002739 metals Chemical class 0.000 description 1
- 238000004377 microelectronic Methods 0.000 description 1
- 239000000203 mixture Substances 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- TWNQGVIAIRXVLR-UHFFFAOYSA-N oxo(oxoalumanyloxy)alumane Chemical compound O=[Al]O[Al]=O TWNQGVIAIRXVLR-UHFFFAOYSA-N 0.000 description 1
- 239000002861 polymer material Substances 0.000 description 1
- 108090000623 proteins and genes Proteins 0.000 description 1
- 239000004065 semiconductor Substances 0.000 description 1
- 238000007493 shaping process Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K1/00—Printed circuits
- H05K1/02—Details
- H05K1/14—Structural association of two or more printed circuits
- H05K1/147—Structural association of two or more printed circuits at least one of the printed circuits being bent or folded, e.g. by using a flexible printed circuit
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/12—Mountings, e.g. non-detachable insulating substrates
- H01L23/13—Mountings, e.g. non-detachable insulating substrates characterised by the shape
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/12—Mountings, e.g. non-detachable insulating substrates
- H01L23/14—Mountings, e.g. non-detachable insulating substrates characterised by the material or its electrical properties
- H01L23/142—Metallic substrates having insulating layers
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
- H01L25/16—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof the devices being of types provided for in two or more different main groups of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. forming hybrid circuits
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K1/00—Printed circuits
- H05K1/02—Details
- H05K1/0284—Details of three-dimensional rigid printed circuit boards
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K1/00—Printed circuits
- H05K1/02—Details
- H05K1/11—Printed elements for providing electric connections to or between printed circuits
- H05K1/117—Pads along the edge of rigid circuit boards, e.g. for pluggable connectors
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K1/00—Printed circuits
- H05K1/02—Details
- H05K1/14—Structural association of two or more printed circuits
- H05K1/141—One or more single auxiliary printed circuits mounted on a main printed circuit, e.g. modules, adapters
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/481—Disposition
- H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
- H01L2224/48227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/484—Connecting portions
- H01L2224/4847—Connecting portions the connecting portion on the bonding area of the semiconductor or solid-state body being a wedge bond
- H01L2224/48472—Connecting portions the connecting portion on the bonding area of the semiconductor or solid-state body being a wedge bond the other connecting portion not on the bonding area also being a wedge bond, i.e. wedge-to-wedge
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L24/42—Wire connectors; Manufacturing methods related thereto
- H01L24/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L24/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/0001—Technical content checked by a classifier
- H01L2924/00014—Technical content checked by a classifier the subject-matter covered by the group, the symbol of which is combined with the symbol of this group, being disclosed without further technical details
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01014—Silicon [Si]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/0102—Calcium [Ca]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01078—Platinum [Pt]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01079—Gold [Au]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/10—Details of semiconductor or other solid state devices to be connected
- H01L2924/11—Device type
- H01L2924/12—Passive devices, e.g. 2 terminal devices
- H01L2924/1204—Optical Diode
- H01L2924/12042—LASER
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/10—Details of semiconductor or other solid state devices to be connected
- H01L2924/11—Device type
- H01L2924/14—Integrated circuits
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
- H01L2924/151—Die mounting substrate
- H01L2924/153—Connection portion
- H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
- H01L2924/15312—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a pin array, e.g. PGA
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/19—Details of hybrid assemblies other than the semiconductor or other solid state devices to be connected
- H01L2924/1901—Structure
- H01L2924/1904—Component type
- H01L2924/19041—Component type being a capacitor
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K1/00—Printed circuits
- H05K1/02—Details
- H05K1/0296—Conductive pattern lay-out details not covered by sub groups H05K1/02 - H05K1/0295
- H05K1/0298—Multilayer circuits
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K1/00—Printed circuits
- H05K1/02—Details
- H05K1/03—Use of materials for the substrate
- H05K1/0306—Inorganic insulating substrates, e.g. ceramic, glass
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K1/00—Printed circuits
- H05K1/02—Details
- H05K1/03—Use of materials for the substrate
- H05K1/0393—Flexible materials
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K1/00—Printed circuits
- H05K1/02—Details
- H05K1/03—Use of materials for the substrate
- H05K1/05—Insulated conductive substrates, e.g. insulated metal substrate
- H05K1/056—Insulated conductive substrates, e.g. insulated metal substrate the metal substrate being covered by an organic insulating layer
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K1/00—Printed circuits
- H05K1/18—Printed circuits structurally associated with non-printed electric components
- H05K1/182—Printed circuits structurally associated with non-printed electric components associated with components mounted in the printed circuit board, e.g. insert mounted components [IMC]
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K1/00—Printed circuits
- H05K1/18—Printed circuits structurally associated with non-printed electric components
- H05K1/182—Printed circuits structurally associated with non-printed electric components associated with components mounted in the printed circuit board, e.g. insert mounted components [IMC]
- H05K1/183—Components mounted in and supported by recessed areas of the printed circuit board
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K1/00—Printed circuits
- H05K1/18—Printed circuits structurally associated with non-printed electric components
- H05K1/189—Printed circuits structurally associated with non-printed electric components characterised by the use of a flexible or folded printed circuit
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
- H05K2201/09—Shape and layout
- H05K2201/09145—Edge details
- H05K2201/0919—Exposing inner circuit layers or metal planes at the side edge of the printed circuit board [PCB] or at the walls of large holes
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
- H05K2201/10—Details of components or other objects attached to or integrated in a printed circuit board
- H05K2201/10431—Details of mounted components
- H05K2201/10507—Involving several components
- H05K2201/10515—Stacked components
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K2203/00—Indexing scheme relating to apparatus or processes for manufacturing printed circuits covered by H05K3/00
- H05K2203/30—Details of processes not otherwise provided for in H05K2203/01 - H05K2203/17
- H05K2203/302—Bending a rigid substrate; Breaking rigid substrates by bending
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K3/00—Apparatus or processes for manufacturing printed circuits
- H05K3/30—Assembling printed circuits with electric components, e.g. with resistor
- H05K3/32—Assembling printed circuits with electric components, e.g. with resistor electrically connecting electric components or wires to printed circuits
- H05K3/34—Assembling printed circuits with electric components, e.g. with resistor electrically connecting electric components or wires to printed circuits by soldering
- H05K3/341—Surface mounted components
- H05K3/3431—Leadless components
- H05K3/3442—Leadless components having edge contacts, e.g. leadless chip capacitors, chip carriers
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K3/00—Apparatus or processes for manufacturing printed circuits
- H05K3/36—Assembling printed circuits with other printed circuits
- H05K3/368—Assembling printed circuits with other printed circuits parallel to each other
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K3/00—Apparatus or processes for manufacturing printed circuits
- H05K3/46—Manufacturing multilayer circuits
- H05K3/4644—Manufacturing multilayer circuits by building the multilayer layer by layer, i.e. build-up multilayer circuits
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Power Engineering (AREA)
- Combinations Of Printed Boards (AREA)
- Production Of Multi-Layered Print Wiring Board (AREA)
- Printing Elements For Providing Electric Connections Between Printed Circuits (AREA)
- Structure Of Printed Boards (AREA)
- Wire Bonding (AREA)
Description
Die Erfindung betrifft Leiterplatten und ein Verfahren zu
ihrer Herstellung; die Leiterplatten sollen zum Befestigen
von Großschaltkreisen und sonstigen Schaltungselementen mit
hoher Dichte und hohem Integrationsgrad dienen. Diese Leiter
platten sind speziell als Substrate für integrierte Hybrid
schaltkreise gedacht.
Es ist auf dem Gebiet der Halbleitertechnik allgemein be
kannt, sogenannte integrierte Hybridschaltkreise herzustellen
und zu verwenden. Diese integrierten Hybridschaltkreise ent
halten eine Anzahl von Schaltungselementen wie Großschalt
kreise bzw. LSI, Chips und sonstige Bauelemente, die ihrer
seits auf einer Leiterplatte angeordnet sind. Typischerweise
umfassen die integrierten Hybridschaltkreise ein Keramiksub
strat, das mit der Hauptleiterplatte unter Verwendung von
Eingangs-Ausgangs-Anschlußstiften verbunden ist, die zur
Herstellung der Anschlüsse entweder in die Hauptleiterplatte
gedrückt werden, oder das unter Anwendung der Oberflächen-
Montagetechnik auf der Hauptleiterplatte befestigt wird. Kon
ventionelle Leiterplatten für integrierte Hybridchips sind in
"Ceramic Substrates For Functional Circuits" (Kogyo-Chosa-
kai, 10. Aug. 1985, S. 57) und in "A Handbook of Hybrid
Microelectronics" (Kogyo-Chosa-kai, 20. Aug. 1989, S. 56)
beschrieben. Fig. 9 zeigt eine konventionelle Leiterplatte
für integrierte Hybridschaltkreis-Chips mit einem Substrat
31, einer Verdrahtungslage 32, ersten Leitern 33, Isolatoren
34, Durchgangsbohrungen 35, Anschlußstiften 36 und zweiten
Leitern 37. Die Verdrahtungslage 32 umfaßt erste Leiter 33
und die Isolatoren 34.
Bei der konventionellen Leiterplatte für integrierte Hybrid
schaltkreise sind die Durchgangsbohrungen 35 und die zweiten
Leiter 37 im Substrat 31 gebildet. Auf diesem Substrat 31
sind durch Beschichtungsverfahren wie Metallisieren oder
Aufsputtern die ersten Leiter 33 und mittels Photolitho
graphie und Ätzen die Isolatoren 34 gebildet, wodurch die
Verdrahtungslage 32 entsteht. Normalerweise bestehen die
ersten Leiter 33 aus Kupfer und die Isolatoren 34 aus Poly
imid, obwohl auch andere Leitermaterialien und Isolatoren
verwendet werden können. Die ersten und die zweiten Leiter 33
und 37 werden miteinander verbunden. Dann werden Anschluß
stifte 36 an dem Substrat 31 befestigt. Die zweiten Leiter 37
sind elektrisch leitende Verlängerungen der Anschlußstifte
36. Die Eingangs-Ausgangssignale werden über die Anschluß
stifte 36 der Leiterplatte zugeführt bzw. davon weggeleitet.
Bei der konventionellen Leiterplatte für integrierte Hybrid
schaltkreise haben die Anschlußstifte 36 einen Durchmesser
von mindestens ca. 0,5 mm, so daß es schwierig ist, eine
große Anzahl davon auf einem Substrat 31 unterzubringen. Die
physische Größe der Anschlußstifte begrenzt also die Zahl von
Eingangs-Ausgangs-Anschlußstiften, die benützt werden können,
wodurch die Komplexität der Schaltung, die auf dem integrier
ten Hybridschaltkreis-Chip unterzubringen ist, eingeschränkt
wird, weil nicht genügend Ein- und Ausgänge verfügbar sind.
Dadurch wird außerdem die Anzahl von aktiven Bauelementen
verringert, die in dem integrierten Hybridschaltkreis-Chip
vorgesehen werden können, wodurch die potentiellen Vorteile
dieser Bauelemente ebenfalls eingeschränkt werden. Ferner
werden beim gemeinsamen Befestigen von Anschlußstiften 36 an
einem Substrat Schablonen verwendet. Für jede verschiedene
Art von Leiterstruktur muß ein jeweils anderer Satz von Scha
blonen verwendet werden, um die Anschlußstifte zu befestigen.
Dies führt zu einer unnötigen Komplexität beim Zusammenbau
des fertigen elektronischen Bauelements, in das der inte
grierte Hybridschaltkreis-Chip einzubauen ist.
Es besteht daher ein Bedarf an Leiterplatten für integrierte
Hybridschaltkreise, wobei die Leiterplatten mit hoher Produk
tivität herstellbar sind und eine große Zahl von Eingangs-
Ausgangs-Anschlüssen vorgesehen ist, um eine Montage mit ho
her Dichte zu ermöglichen. Insbesondere wird eine Leiterplat
te für integrierte Hybridschaltkreise benötigt, die eine hohe
Dichte von Eingangs-Ausgangs-Anschlüssen aufweist.
Aufgabe der Erfindung ist somit die Bereitstellung einer mit
hoher Produktivität herstellbaren Leiterplatte für integrier
te Hybridschaltkreise.
Ein Vorteil der Erfindung ist dabei die Bereitstellung einer
Leiterplatte für integrierte Hybridschaltkreise, wobei die
Leiterplatte mehr Eingangs-Ausgangs-Anschlüsse aufweist, als
das bisher bei konventionellen Leiterplatten für integrierte
Hybridschaltkreise möglich ist.
Ferner besteht ein Vorteil der Erfindung in der Bereitstel
lung einer Leiterplatte für integrierte Hybridschaltkreise
mit hoher Dichte der Eingangs-Ausgangs-Anschlüsse.
Die genannte Aufgabe wird gemäß der Erfindung durch eine Lei
terplatte gelöst, die ein Substrat und eine Verdrahtungslage
mit Leitern und Isolatoren aufweist, die so angeordnet sind,
daß die Verdrahtungslage an ihrem Außenrand über das Substrat
vorsteht. Dabei sind die Leiter in den vorstehenden Randab
schnitten der Verdrahtungslage freigelegt, so daß sie als
Eingangs-Ausgangs-Anschlüsse dienen können.
Die Erfindung wird nachstehend auch hinsichtlich weiterer
Merkmale und Vorteile anhand der Beschreibung von Ausfüh
rungsbeispielen und unter Bezugnahme auf die beiliegenden
Zeichnungen näher erläutert. Die Zeichnungen zeigen in:
Fig. 1 eine Schnittansicht, die ein Verfahren zur Herstel
lung eines Ausführungsbeispiels der Erfindung
zeigt;
Fig. 2 eine Schnitttansicht, die eine konstruktionsmäßige
Abwandlung der Erfindung zeigt;
Fig. 3 eine Perspektivansicht, die die Verwendung der Lei
terplatte von Fig. 2 zeigt;
Fig. 4 eine Schnittansicht, die ein drittes Ausführungs
beispiel der Herstellung der Leiterplatte nach der
Erfindung zeigt;
Fig. 5 das Layout und die Herstellung eines weiteren
Ausführungsbeispiels der Erfindung, das in Fig. 6
noch weiter verdeutlicht ist;
Fig. 7 eine Perspektivansicht der Leiterplatte von Fig. 5;
Fig. 8 eine Perspektivansicht, die die Anwendung der Lei
terplatten gemäß der Erfindung bei der Bildung
eines integrierten Hybridschaltkreises zeigt, wobei
auf beiden Hauptflächen der Leiterplatte aktive
Bauelemente angeordnet sind; und
Fig. 9 eine Schnittansicht einer konventionellen Leiter
platte.
Wie Fig. 1 zeigt, können die Leiterplatten im allgemeinen
eben sein. Die Leiterplatte von Fig. 1 wird auf der Hauptlei
terplatte befestigt, wobei die elektrischen Anschlüsse durch
Aufsetzen der Eingangs-Ausgangs-Anschlüsse 15 auf die ent
sprechenden Eingangs-Ausgangs-Anschlüsse auf der Hauptleiter
platte hergestellt werden. Bei diesem Ausführungsbeispiel
wird der integrierte Hybridschaltkreis in einfacher
Weise mit hoher Dichte von Eingangs-Ausgangs-Anschlüssen
befestigt, weil diese Anschlüsse nur so breit sein müssen,
wie es notwendig ist, um den von der Schaltung benötigten
Strom effektiv zu führen. Dagegen mußten die bekannten Ein
gangs-Ausgangs-Anschlußstifte ausreichend groß sein, um der
groben Behandlung bei der Montage der Leiterplatte auf der
Grundplatte standzuhalten. Der Anschluß 15 hat einen Leiter
einer Breite und Dicke, die so gewählt sind, daß sie dem
Stromführungsbedarf des Leiters angepaßt sind. Bevorzugt sind
Breite und Dicke der Anschlüsse die gleiche wie die der Ver
drahtungslage. Im allgemeinen liegen diese Breiten und Dicken
in der Größenordnung zwischen µm und einigen zehn µm. Diese
Dimensionen sollten den Anschlußstiften mit typischerweise
0,5 mm Durchmesser gegenübergestellt werden, die an konven
tionellen Leiterplatten gemäß Fig. 9 verwendet werden, wobei
zum konventionellen Aufstecken von integrierten Hybridschal
tungen die Finger verwendet werden. Wenn allerdings, wie Fig.
1 zeigt, diese Leiterplatte auf der Hauptleiterplatte ange
ordnet ist, ist die von der Leiterplatte für den integrierten
Hybridschaltkreis verbrauchte Fläche für aktive Bauelemente
auf der Leiterplatte nicht mehr verfügbar.
Um eine bessere Nutzung des Raums auf der Hauptleiterplatte
zu ermöglichen, wurde ein zweites Ausführungsbeispiel ent
wickelt. Wie Fig. 2 zeigt, ist dabei speziell ein Substrat
mit einer im wesentlichen U-förmigen Konfiguration im Schnitt
vorgesehen, wobei die Verdrahtungslage Leiter und Isolatoren
auf dem U-förmigen Substrat trägt, so daß die Verdrahtungsla
ge an ihren Außenrandabschnitten über das Substrat vorsteht,
wobei die Leiter in den Randabschnitten der Verdrahtungslage
freiliegen und als Eingangs-Ausgangs-Anschlüsse dienen. Wenn
diese spezielle Konfiguration auf einer Leiterplatte befe
stigt ist, wie bei 16 in Fig. 3 gezeigt ist, können noch
weitere Bauelemente auf derselben Leiterplatte in dem Bereich
angeordnet werden, der das U der Leiterplatte des integrier
ten Hybridschaltkreises umfaßt. Das ermöglicht die Unter
bringung von mehr aktiven Bauelementen pro Flächeneinheit auf
der Hauptleiterplatte. Ein weiteres Ausführungsbeispiel der
Leiterplatte umfaßt eine Vielzahl von Leiterplatten, die
übereinandergestapelt sind und von denen jede ein Substrat
mit einer im Schnitt im wesentlichen U-förmigen Konfiguration
und eine Verdrahtungslage aufweist, die auf dem Substrat
angeordnete Leiter und Isolatoren in solcher Weise aufweist,
daß die Verdrahtungslage an ihren Außenrandabschnitten über
das Substrat vorsteht und die Außenrandabschnitte der Ver
drahtungslage als Eingangs-Ausgangs-Anschlüsse freiliegen.
Die auf einer Leiterplatte gebildeten Eingangs-Ausgangs-An
schlüsse sind mit freiliegenden Leitern auf der Oberseite der
Verdrahtungslage der unteren Leiterplatte verbunden. Diese
Anordnung ist allgemein in Fig. 7 verdeutlicht, wobei zwei
Leiterplatten für integrierte Hybridschaltkreise übereinander
angeordnet und elektrisch miteinander verbunden sind. Die
untere Leiterplatte ist dabei auf der Hauptleiterplatte an
geordnet. Bei diesem Ausführungsbeispiel sind zwar nur zwei
Leiterplatten vertikal übereinanderliegend gezeigt, aber es
kann jede Anzahl Leiterplatten in gleicher Weise vertikal
übereinander angeordnet sein.
Vorstehend wurde zwar die Verwendung einer im Schnitt U-för
migen Konfiguration gezeigt, aber es können auch andere Kon
figurationen wie ein umgekehrtes V oder dergleichen verwendet
werden, die eine Vielzahl von Lagen von aktiven Bauelementen
zulassen.
Die Leiterplatten können hergestellt werden, indem auf der
Oberfläche eines abgenommenen Substrats eine Verdrahtungslage
mit Leitern und Isolatoren gebildet wird, gefolgt von einem
Entfernen der Randabschnitte des Substrats, in dem die Ver
drahtungslage gebildet ist, so daß die Leiter der Verdrah
tungslage in den Randbereichen freiliegen und als Eingangs--
Ausgangs-Anschlüsse verwendbar sind. Dieses Verfahren ist
sequentiell in Fig. 1 dargestellt. In einem ersten Schritt
wird die Verdrahtungslage 12 gebildet. Anschließend wird das
Substrat geätzt zur Bildung von Randbereichen 11a. Teile des
Isoliermaterials in der Verdrahtungslage, die bei 14a gezeigt
sind, werden entfernt zur Freilegung der Kontakte 15. Die Be
schaffenheit des Substrats ist dabei nicht kritisch, es kann
ein Material wie rostfreien Stahl, Keramik oder dergleichen
aufweisen. Das Substrat ist in Fig. 1 mit 11 bezeichnet. Ein
zweites Verfahren zur Herstellung der Leiterplatten für inte
grierte Hybridschaltkreise ist in Fig. 2 gezeigt. Dabei wird
das Substrat zu irgendeinem Zeitpunkt im Verfahrensablauf zu
umgekehrter U-Form umgeformt. Dieses Umformen kann vor oder
nach dem Entfernen des überschüssigen Teils 11a des Substrats
erfolgen. Bevorzugt wird das Substratmaterial bei 11a vor dem
Umformen entfernt, um die Bearbeitung zu vereinfachen. Das
Substrat kann dann vor oder nach dem Entfernen von Isolator
material 14a umgeformt werden. Im Hinblick auf die verein
fachte Bearbeitung ist es wiederum bevorzugt, das Isolatorma
terial zur Bildung der freiliegenden Eingangs-Ausgangs-An
schlüsse zu entfernen, bevor das Substrat zu der gewünschten
Konfiguration, hier zu umgekehrter U-Form, umgeformt wird.
Bei dem fertigen Erzeugnis ist die Verdrahtungslage auf einem
Substrat im zentralen Teil der Verdrahtungslage befestigt,
während in den Außenrandabschnitten die Verdrahtungslage
nicht abgestützt ist und die Leiter in diesen Außenrandab
schnitten freiliegen. Anstelle von Stiften oder sonstigen
Elementen, die beim Stand der Technik verwendet werden, wer
den die so freigelegten Leiter als die Eingangs-Ausgangs-An
schlüsse an der Leiterplatte verwendet. Zum Verbinden dieser
freiliegenden Leiter mit der Leiterplatte, für die sie be
stimmt sind, kann das konventionelle Aufsetzverfahren an
gewandt werden.
Wenn eine im Querschnitt U-förmige Konfiguration verwendet
wird, kann - wie oben bereits erwähnt - der Innenraum dieses
Querschnitts zum Befestigen weiterer Teile auf der Haupt
platte genützt werden. Durch Aufeinanderstapeln der Vielzahl
von Leiterplatten, von denen jede ein Substrat mit U-Quer
schnittsform hat, werden die Eingangs-Ausgangs-Anschlüsse der
einen Leiterplatte mit den entsprechenden Leitern, die an der
Oberfläche der eine Stufe tiefer liegenden Leiterplatte lie
gen, verbunden. Umgekehrt können die an der Oberseite der
unteren Leiterplatte freiliegenden Leiter mit Eingangs-Aus
gangs-Anschlüssen der unmittelbar darüberliegenden Leiter
platte verbunden werden. Auf diese Weise kann eine höhere
Dichte von Bauelementen auf einer gegebenen Oberfläche er
reicht werden, als das mit bekannten Verfahren möglich ist.
Bei der Herstellung der Leiterplatte für die integrierten
Hybridschaltkreise werden sämtliche Komponenten einschließ
lich der Eingangs-Ausgangs-Anschlüsse durch photolithographi
sche Verfahren, Ätzverfahren und Schichtbildungsverfahren wie
Metallisieren oder Aufsputtern gebildet, so daß sie mikro
skopisch klein sind und in der Größenordnung von einigen zehn
µm liegen können. In diesem speziellen Fall ist die Dichte
der Eingangs-Ausgangs-Anschlüsse an der resultierenden Lei
terplatte extrem hoch.
Bei der Herstellung der Leiterplatten können die Leiter aus
Kupfer, Aluminium, Gold oder sonstigen Leitermetallen be
stehen, während die Isolatoren Polyimide, Benzocyclobutene
und dergleichen sind. Der bevorzugte Leiter ist Kupfer, und
der bevorzugte Isolator ist Polyimid.
Es folgt nun eine eingehende Beschreibung der verschiedenen,
nur beispielhaften Ausführungsbeispiele.
Fig. 1 zeigt im Schnitt die Schrittfolge eines Verfahrens zur
Herstellung von Leiterplatten. Die Figur zeigt ein Substrat
11, eine auf dem Substrat 11 gebildete Verdrahtungslage 12,
Leiter 13, die die Verdrahtungslage 12 bilden, und Leiter 15,
die ebenfalls die Verdrahtungslage 12 bilden, und Leiter 15,
die als Eingangs-Ausgangs-Anschlüsse dienen.
Das Verfahren umfaßt das Bilden der Verdrahtungslage 12 auf
dem Substrat 11 gemäß Fig. 1(a). Die Verdrahtungslage 12 be
steht aus den Leitern 13 und den Isolatoren 14; dabei werden
die Leiter 13 beispielsweise durch Metallisieren oder Auf
sputtern und die Isolatoren aus Polyimid hergestellt.
Dann wird der Teil des Substrats 11, der die Außenrandab
schnitte nicht umfaßt, d. h. der mittlere Teil des Substrats,
mit Fotoresist usw. geschützt, und die Außenrandabschnitte
des Substrats 11 werden beispielsweise durch Ätzen entfernt.
Danach wird das Fotoresist auf dem die Außenrandabschnitte
nicht umfassenden Teil des Substrats entfernt. Fig. 1(b)
zeigt die Leiterplatte in diesem Zustand. Bei dem Ätzvorgang
können Eisen(III)-chlorid und Chlorwasserstoffsäure einge
setzt werden, wenn das Substrat 11 aus rostfreiem Stahl be
steht; wenn es aus Aluminiumoxid besteht, kann Phosphorsäure
eingesetzt werden; und wenn es aus Silizium besteht, kann ein
Säuregemisch aus Salpeter- und Fluorwasserstoffsäure einge
setzt werden. Die Abschnitte 11a von Fig. 1(b), die in
Strichlinien angedeutet sind, stellen diejenigen Teile des
Substrats dar, die entfernt worden sind.
Nach dem Entfernen der Substratteile 11a werden diejenigen
Teile der Isolatoren 14 entfernt, die den entfernten Teilen
11a des Substrats entsprechen, um Leiter 15 freizulegen, die
Eingangs-Ausgangs-Anschlüsse bilden. Fig. 1(c) zeigt die Lei
terplatte in diesem Zustand. Die durch die Strichlinien ange
deuteten Teile 14a stellen die entfernten Teile der Isolato
ren 14 dar. Das Freilegen der Isolatoren 14 kann beispiels
weise mit einem Excimer-Laser erfolgen. Da hierbei aus
schließlich diejenigen Teile entfernt werden, die aus einem
Polymermaterial wie Polyimid bestehen, kann ein Excimer-Laser
die Leiter 15, die aus einem Metall wie etwa Kupfer bestehen,
ohne weiteres freilegen. Das Freilegen der Leiter 15 kann
natürlich auch mit einem Plasmaätzer durchgeführt werden.
Die Leiter 15 sind also durch Metallisieren oder Aufsputtern
gebildet, so daß sie in mikroskopischer Größe von nur einigen
zehn µm realisierbar sind. Bei einem bevorzugten Ausführungs
beispiel hat der Leiter eine Breite von ca. 10-40 µm, beson
ders bevorzugt 20 µm, und eine Dicke von 1-15 µm, besonders
bevorzugt 5 µm. Ferner können die Leiter in einfacher Wei
se freigelegt werden, was die Bildung einer Leiterplatte mit
großer Zahl und Dichte von Eingangs-Ausgangs-Anschlüssen er
möglicht.
Aufgrund der Struktur der Verdrahtungslage 12 derart, daß
ihre Außenrandabschnitte über das Substrat 11 vorstehen,
wobei die in diesen vorstehenden Abschnitten freiliegenden
Leiter 15 als Eingangs-Ausgangs-Anschlüsse dienen, brauchen
keine Anschlußstifte verwendet zu werden, so daß die elek
trische Verbindung in den Außenrandabschnitten mit hoher
Präzision herstellbar ist und die Leiterplatte daher dünner
gemacht werden kann.
Fig. 2 zeigt die Schrittfolge des Verfahrens zur Herstellung
einer Leiterplatte gemäß dem zweiten Ausführungsbeispiel;
Fig. 3 zeigt in Perspektivansicht die Verwendung dieser Lei
terplatte. In den Zeichnungen sind die mit 11-15 bezeichneten
Komponenten die gleichen wie im Ausführungsbeispiel 1.
Die Leiterplatte wird wie folgt hergestellt: Wie die Fig.
2(a) bis 2(c) zeigen, sind die Schritte vom Bilden der Ver
drahtungslage 12 auf dem Substrat 11 bis zur Freilegung der
als Eingangs-Ausgangs-Anschlüsse dienenden Leiter 15 die
gleichen wie bei dem Ausführungsbeispiel 1 gemäß Fig. 1. Im
vorliegenden Fall wird das Substrat 11 in dem in Fig. 2(c)
gezeigten Zustand außerdem umgeformt, so daß es eine im
Schnitt U-förmige Konfiguration annimmt. Fig. 2(d) zeigt die
Leiterplatte in diesem Zustand.
Bei der oben beschriebenen Leiterplatte sind die vorstehenden
Abschnitte der Verdrahtungslage 12 flexibel, so daß gemäß
Fig. 3 diese Leiterplatte beispielsweise auf einer Leiter
platte 16 befestigt werden kann, wobei die vorstehenden Ab
schnitte umgebogen sind. In diesem Fall ist ein Teil 17 wie
beispielsweise ein Großschaltkreis auf dem Leiter befestigt,
der im mittleren Teil der Oberfläche der Verdrahtungslage 12
freiliegt. Unter Nutzung des Innenraums der Leiterplatte sind
Teile 18 wie etwa Widerstände oder Kondensatoren auf der Lei
terplatte 16 befestigt.
Fig. 4 zeigt im Schnitt die Schrittfolge des Verfahrens zur
Herstellung einer Leiterplatte gemäß einem dritten Ausfüh
rungsbeispiel. Beim Wegätzen der Außenrandabschnitte des Sub
strats 11 werden diejenigen Teile des Substrats 11, die den
Positionen entsprechen, an denen es abgebogen werden soll,
teilweise entfernt unter Bildung von dünnwandigen Abschnitten
11b, wodurch das Umformen des Substrats erleichtert wird.
Fig. 5 umfaßt eine Draufsicht und Schnittansichten und zeigt
die Schrittfolge des Verfahrens zur Herstellung einer Leiter
platte gemäß einem vierten Ausführungsbeispiel; Fig. 6 ist
eine Perspektivansicht, die beispielhaft die Verwendung die
ser Leiterplatte zeigt; und Fig. 7 zeigt ein weiteres Bei
spiel der Verwendung dieser Leiterplatte. Dabei ist 19 ein
Substrat mit einem Ausschnitt in jeder seiner vier Ecken, wie
Fig. 5(a) zeigt; 20 ist eine Verdrahtungslage, die auf dem
Substrat 19 gebildet ist; 21 bezeichnet Leiter, die die Ver
drahtungslage 20 bilden, und 22 bezeichnet Isolatoren, die
ebenfalls die Verdrahtungslage 20 bilden; 23 bezeichnet als
Eingangs-Ausgangs-Anschlüsse dienende Leiter.
Nachstehend wird das Herstellungsverfahren erläutert. Zuerst
wird die Verdrahtungslage 20 auf dem Substrat 19, das die
Konfiguration gemäß Fig. 5(a) hat, gebildet. Dieser Zustand
ist in Fig. 5(b) gezeigt. Die Verdrahtungslage 20 besteht aus
den Leitern 21 und den Isolatoren 22. Die Leiter 21 werden
beispielsweise durch Metallisieren oder Aufsputtern gebildet,
und gemäß Fig. 6 sind Leiterabschnitte 21a und 21b im mittle
ren Teil bzw. an den Endteilen der Oberfläche der Verdrah
tungslage 20 freigelegt. Die Isolatoren 23 werden durch Pho
tolithographie und Ätzen gebildet. Bei diesem Ausführungsbei
spiel werden die Leiter 21 aus Kupfer durch Metallisieren und
die Isolatoren 22 aus Polyimid gebildet.
Wie Fig. 5(c) zeigt, sind die Außenrandteile des Substrats 19
entfernt. Dann werden gemäß Fig. 5(d) diejenigen Teile der
Isolatoren 22, die den entfernten Teilen 19a des Substrats
entsprechen, entfernt unter Freilegung der Leiter 21 in den
Außenrandteilen der Verdrahtungslage 20, wodurch ein Paar von
Eingangs-Ausgangs-Anschlüssen 23 gebildet wird. Danach wird
das Substrat 19, wie Fig. 5(e) zeigt, so umgeformt, daß es
eine im wesentlichen U-förmige Querschnittskonfiguration er
hält; diese Schritte sind die gleichen wie bei dem Ausfüh
rungsbeispiel 2 von Fig. 2.
Die so aufgebaute Leiterplatte erlaubt beispielsweise die
Montage von Teilen 18 auf der Oberfläche ihres mittleren
Teils, wie Fig. 6 zeigt; außerdem können weitere Teile 18 an
den Außenflächen der Seitenabschnitte befestigt werden.
Wie Fig. 7 zeigt, ist es ferner möglich, zwei solche Leiter
platten der beschriebenen Art übereinander anzuordnen und auf
einer Mutterplatte 24, beispielsweise einer Leiterplatte, zu
befestigen. In diesem Fall wird das Paar von Eingangs-Aus
gangs-Anschlüssen 23 auf der oberen Leiterplatte mit den an
der Oberfläche der Verdrahtungslage der unteren Leiterplatte
freiliegenden Leitern 21b elektrisch verbunden. Außerdem
werden Teile 17 wie etwa Großschaltkreise mit den Leitern 21a
verbunden, die im mittleren Teil der Oberfläche der oberen
Leiterplatte freiliegen; und ferner werden durch Nutzung der
Innenräume dieser Leiterplatten Teile 18, die beispielsweise
Widerstände oder Kondensatoren sind, mit den Leitern 21 an
der unteren Leiterplatte und mit Leitern 25 der Mutterplatte
24 verbunden.
Bei den beschriebenen Ausführungsbeispielen 2 und 4 sind
Teile an einer Seite der Leiterplatte befestigt; es ist aber
auch möglich, wie Fig. 8 zeigt, Löcher 26a in dem mittleren
Teil und den Seitenteilen des Substrats 26 zu formen; wenn in
diese Löcher Teile eingefügt werden, können an beiden Seiten
des Substrats solche Teile befestigt werden.
Bei den oben beschriebenen Ausführungsbeispielen wird zwar
Kupfer für die Leiter und Polyimid für die Isolatoren verwen
det; es ist aber auch möglich, Aluminium, Gold usw. für die
Leiter und Benzocyclobuten usw. für die Isolatoren einzu
setzen. Ferner kann die Verdrahtungslage auf verschiedene
Weise gebildet werden; das Verfahren ist nicht auf das bei
den Ausführungsbeispielen beschriebene beschränkt.
Wie oben beschrieben, umfaßt die Leiterplatte gemäß der Er
findung folgendes: ein Substrat sowie eine Verdrahtungslage,
die aus Leitern und Isolatoren gebildet und so angeordnet
ist, daß ihre Außenrandteile über das Substrat vorstehen;
dabei dienen die Leiter, die in den vorstehenden Außenrand
teilen teilweise freigelegt sind, als Eingangs-Ausgangs-An
schlüsse; durch diese Konstruktion ist es möglich, eine Lei
terplatte zu erhalten, die mit hoher Produktivität herstell
bar ist und eine große Zahl von Eingangs-Ausgangs-Anschlüssen
hat, die eine Montage mit hoher Dichte ermöglichen.
Die beschriebenen Ausführungsbeispiele bieten eine Reihe von
speziellen Vorteilen. Wie bereits erläutert, wird durch die
Verwendung der U-Querschnittsform oder einer ähnlichen Form
für das Substrat ein Innenraum gebildet, der zum Befestigen
von Bauelementen unter Erhöhung der Montagedichte genützt
werden kann. Diese Konfiguration bietet ferner den Vorteil,
daß eine Vielzahl Leiterplatten in Vertikalrichtung stapelbar
ist, so daß eine dreidimensionale Montage mit hoher Dichte
ermöglicht und gleichzeitig eine Leiterplatte mit ausgezeich
neter Wärmeableitwirkung geschaffen wird. Luft kann ungehin
dert um die verschiedenen Bauelemente herum strömen, wodurch
die Wärmeableitung unterstützt wird.
Claims (6)
1. Leiterplatte mit einem Substrat (11) und einer Verdrah
tungslage (12),
dadurch gekennzeichnet,
daß die Verdrahtungslage (12) Leiter (13) und Isolatoren (14) umfaßt und auf dem Substrat (11) so angeordnet ist, daß ihre Randabschnitte über das Substrat vorstehen, und
daß die Leiter und die vorstehenden Randabschnitte der Verdrahtungslage freiliegen und die Eingangs-Ausgangs-An schlüsse (15) der Leiterplatte umfassen.
daß die Verdrahtungslage (12) Leiter (13) und Isolatoren (14) umfaßt und auf dem Substrat (11) so angeordnet ist, daß ihre Randabschnitte über das Substrat vorstehen, und
daß die Leiter und die vorstehenden Randabschnitte der Verdrahtungslage freiliegen und die Eingangs-Ausgangs-An schlüsse (15) der Leiterplatte umfassen.
2. Leiterplatte nach Anspruch 1,
dadurch gekennzeichnet,
daß das Substrat (11) eine im wesentlichen U-förmige Quer
schnittskonfiguration hat.
3. Leiterplatte,
gekennzeichnet durch
eine Vielzahl von übereinandergestapelten Leiterplatten mit jeweils einem Substrat mit im wesentlichen U-förmiger Querschnittskonfiguration und mit einer Verdrahtungslage,
wobei die Verdrahtungslage Leiter (21) und Isolatoren (22) aufweist und auf dem Substrat (19) so angeordnet ist, daß die Randabschnitte der Verdrahtungslage (20) über das Substrat (19) vorstehen;
wobei die in den Randabschnitten der Verdrahtungslage lie genden Leiter freigelegt sind und Eingangs-Ausgangs-Anschlüs se (23) umfassen; und
wobei die auf einer Leiterplatte gebildeten Eingangs-Aus gangs-Anschlüsse (z. B. 23) mit den Leitern (z. B. 21b) ver bunden sind, die auf der Oberfläche der Verdrahtungslage einer weiteren Leiterplatte freiliegen.
eine Vielzahl von übereinandergestapelten Leiterplatten mit jeweils einem Substrat mit im wesentlichen U-förmiger Querschnittskonfiguration und mit einer Verdrahtungslage,
wobei die Verdrahtungslage Leiter (21) und Isolatoren (22) aufweist und auf dem Substrat (19) so angeordnet ist, daß die Randabschnitte der Verdrahtungslage (20) über das Substrat (19) vorstehen;
wobei die in den Randabschnitten der Verdrahtungslage lie genden Leiter freigelegt sind und Eingangs-Ausgangs-Anschlüs se (23) umfassen; und
wobei die auf einer Leiterplatte gebildeten Eingangs-Aus gangs-Anschlüsse (z. B. 23) mit den Leitern (z. B. 21b) ver bunden sind, die auf der Oberfläche der Verdrahtungslage einer weiteren Leiterplatte freiliegen.
4. Verfahren zur Herstellung einer Leiterplatte,
gekennzeichnet durch
die folgenden Schritte:
- 1) Bilden einer Verdrahtungslage mit Leitern und Isolatoren auf einem Substrat; und
- 2) Entfernen der Randabschnitte des Substrats, auf dem die Verdrahtungslage gebildet wurde, so daß die Leiter der Verdrahtungslage in den Randabschnitten des Substrats freigelegt werden und als Eingangs-Ausgangs-Anschlüsse nutzbar sind.
5. Verfahren nach Anspruch 4,
dadurch gekennzeichnet,
daß das Substrat in solcher Weise umgeformt wird, daß es eine
im wesentlichen U-förmige Konfiguration erhält.
6. Verfahren nach Anspruch 4,
dadurch gekennzeichnet,
daß das Substrat aus der Gruppe ausgewählt ist, die Stahl,
rostfreien Stahl, Aluminium, Silizium und Keramikmaterialien
umfaßt.
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP40035390 | 1990-12-04 | ||
JP3104327A JP2913891B2 (ja) | 1990-12-04 | 1991-05-09 | 多層配線基板 |
Publications (1)
Publication Number | Publication Date |
---|---|
DE4140010A1 true DE4140010A1 (de) | 1992-06-11 |
Family
ID=26444825
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
DE4140010A Withdrawn DE4140010A1 (de) | 1990-12-04 | 1991-12-04 | Leiterplatte und verfahren zu ihrer herstellung |
Country Status (3)
Country | Link |
---|---|
US (1) | US5290971A (de) |
JP (1) | JP2913891B2 (de) |
DE (1) | DE4140010A1 (de) |
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
DE4416096A1 (de) * | 1994-04-19 | 1995-10-26 | Deutsche Telephonwerk Kabel | Kontaktierung von Betätigungs- und Anzeigemitteln |
WO1997029621A1 (en) * | 1996-02-06 | 1997-08-14 | Kabushiki Kaisha Toshiba | Printed-circuit board and electronic apparatus provided with the same |
LT4229B (en) | 1994-06-28 | 1997-10-27 | Rascor Spezialbau Gmbh | Contraction joint rail |
Families Citing this family (23)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP3198796B2 (ja) * | 1993-06-25 | 2001-08-13 | 富士電機株式会社 | モールドモジュール |
US5495394A (en) * | 1994-12-19 | 1996-02-27 | At&T Global Information Solutions Company | Three dimensional die packaging in multi-chip modules |
US5936627A (en) * | 1997-02-28 | 1999-08-10 | International Business Machines Corporation | Method and system for performing perspective divide operations on three-dimensional graphical object data within a computer system |
US6100178A (en) * | 1997-02-28 | 2000-08-08 | Ford Motor Company | Three-dimensional electronic circuit with multiple conductor layers and method for manufacturing same |
US6024589A (en) * | 1997-05-14 | 2000-02-15 | Hewlett-Packard Company | Power bus bar for providing a low impedance connection between a first and second printed circuit board |
US6175509B1 (en) * | 1997-05-14 | 2001-01-16 | Hewlett-Packard Company | Space efficient local regulator for a microprocessor |
US6639155B1 (en) * | 1997-06-11 | 2003-10-28 | International Business Machines Corporation | High performance packaging platform and method of making same |
JP4598940B2 (ja) * | 2000-10-30 | 2010-12-15 | イビデン株式会社 | プリント基板の製造方法 |
DE10104413A1 (de) * | 2001-02-01 | 2002-08-29 | Hella Kg Hueck & Co | Schalter und Verfahren zur Herstellung eines Schalters |
KR100631939B1 (ko) * | 2002-07-16 | 2006-10-04 | 주식회사 하이닉스반도체 | 비지에이 패키지와 티에스오피 패키지를 적층하여 형성한반도체 소자 |
US20050231922A1 (en) * | 2004-04-16 | 2005-10-20 | Jung-Chien Chang | Functional printed circuit board module with an embedded chip |
US8742944B2 (en) * | 2004-06-21 | 2014-06-03 | Siemens Energy, Inc. | Apparatus and method of monitoring operating parameters of a gas turbine |
JP4667154B2 (ja) * | 2005-08-03 | 2011-04-06 | 京セラ株式会社 | 配線基板、電気素子装置並びに複合基板 |
JP4688673B2 (ja) * | 2005-12-26 | 2011-05-25 | 京セラ株式会社 | 電子部品搭載用絶縁基体および電子装置 |
JP2009188325A (ja) * | 2008-02-08 | 2009-08-20 | Nec Electronics Corp | 半導体パッケージおよび半導体パッケージの製造方法 |
US8076587B2 (en) * | 2008-09-26 | 2011-12-13 | Siemens Energy, Inc. | Printed circuit board for harsh environments |
JP5347880B2 (ja) * | 2009-09-30 | 2013-11-20 | 日本電気株式会社 | 電磁シールド、電子機器 |
DE102011105346A1 (de) * | 2011-06-21 | 2012-12-27 | Schweizer Electronic Ag | Elektronische Baugruppe und Verfahren zu deren Herstellung |
JP6177427B2 (ja) * | 2014-04-04 | 2017-08-09 | 三菱電機株式会社 | プリント配線板ユニット |
TWI551484B (zh) * | 2015-06-17 | 2016-10-01 | 啟碁科技股份有限公司 | 電子裝置及雷達裝置 |
JP2017157807A (ja) * | 2016-03-04 | 2017-09-07 | 富士通株式会社 | 電子装置、及び、電子装置の製造方法 |
JP2017220566A (ja) * | 2016-06-08 | 2017-12-14 | 本田技研工業株式会社 | 多層基板 |
JP6809544B2 (ja) | 2017-02-20 | 2021-01-06 | 株式会社村田製作所 | 電子機器 |
Citations (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
DE3545527A1 (de) * | 1984-12-20 | 1986-07-03 | Raytheon Co., Lexington, Mass. | Flexible elektrische verbindungsvorrichtung und verfahren zu ihrer herstellung |
JPS63273391A (ja) * | 1987-04-30 | 1988-11-10 | Mitsubishi Electric Corp | 印刷配線板の結合装置 |
DE4113335C1 (de) * | 1991-04-24 | 1992-11-05 | Dr. Johannes Heidenhain Gmbh, 8225 Traunreut, De |
Family Cites Families (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US3689991A (en) * | 1968-03-01 | 1972-09-12 | Gen Electric | A method of manufacturing a semiconductor device utilizing a flexible carrier |
US3746932A (en) * | 1970-12-28 | 1973-07-17 | Texas Instruments Inc | Panel board systems and components therefor |
US4445274A (en) * | 1977-12-23 | 1984-05-01 | Ngk Insulators, Ltd. | Method of manufacturing a ceramic structural body |
US4450029A (en) * | 1982-01-13 | 1984-05-22 | Elxsi | Backplane fabrication method |
US4410927A (en) * | 1982-01-21 | 1983-10-18 | Olin Corporation | Casing for an electrical component having improved strength and heat transfer characteristics |
US4949224A (en) * | 1985-09-20 | 1990-08-14 | Sharp Kabushiki Kaisha | Structure for mounting a semiconductor device |
-
1991
- 1991-05-09 JP JP3104327A patent/JP2913891B2/ja not_active Expired - Lifetime
- 1991-12-02 US US07/801,384 patent/US5290971A/en not_active Expired - Fee Related
- 1991-12-04 DE DE4140010A patent/DE4140010A1/de not_active Withdrawn
Patent Citations (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
DE3545527A1 (de) * | 1984-12-20 | 1986-07-03 | Raytheon Co., Lexington, Mass. | Flexible elektrische verbindungsvorrichtung und verfahren zu ihrer herstellung |
JPS63273391A (ja) * | 1987-04-30 | 1988-11-10 | Mitsubishi Electric Corp | 印刷配線板の結合装置 |
DE4113335C1 (de) * | 1991-04-24 | 1992-11-05 | Dr. Johannes Heidenhain Gmbh, 8225 Traunreut, De |
Non-Patent Citations (4)
Title |
---|
ACKERMANN, D., NITSCH, H.: "Starrflexible Mehrla- genplatten: Dreidimensionale Gedruckte Schaltun- gen ermöglichen eine weitere Miniaturisierung und erhöhen die Zuverlässigkeit". DE-Z.: Feinwerktech-nik & Meßtechnik, 1976, Heft 7, S. 317-360 * |
HERMANN, Ferdinand: Multichip - eine Perspektive für die 90er Jahre. DE-Z.: Feinwerktechnik & Meßtechnik, 1990, Heft 12, S. 549-552 * |
JK.D., MCBRIDE, D.B.: IC Package Assem- blies, IBM Technical Disclosure Bulletin, Vol. 21, Oktober 1978, S. 1817-1818 * |
LARNERD * |
Cited By (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
DE4416096A1 (de) * | 1994-04-19 | 1995-10-26 | Deutsche Telephonwerk Kabel | Kontaktierung von Betätigungs- und Anzeigemitteln |
LT4229B (en) | 1994-06-28 | 1997-10-27 | Rascor Spezialbau Gmbh | Contraction joint rail |
WO1997029621A1 (en) * | 1996-02-06 | 1997-08-14 | Kabushiki Kaisha Toshiba | Printed-circuit board and electronic apparatus provided with the same |
US6084780A (en) * | 1996-02-06 | 2000-07-04 | Kabushiki Kaisha Toshiba | Printed circuit board with high electronic component density |
Also Published As
Publication number | Publication date |
---|---|
JP2913891B2 (ja) | 1999-06-28 |
JPH04229691A (ja) | 1992-08-19 |
US5290971A (en) | 1994-03-01 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
DE4140010A1 (de) | Leiterplatte und verfahren zu ihrer herstellung | |
DE69508835T2 (de) | Dreidimensionale Verbindung von Gehäusen elektronischer Bausteine wobei gedruckte Schaltungen angewendet werden | |
EP0035093B1 (de) | Anordnung zum Packen mehrerer schnellschaltender Halbleiterchips | |
DE69413602T2 (de) | Halbleiteranordnung und Herstellungsverfahren | |
DE60131677T2 (de) | I-kanal-oberflächenmontage-verbinder | |
DE2810054C2 (de) | Elektronische Schaltungsanordnung und Verfahren zu deren Herstellung | |
DE69125354T2 (de) | Biegsame Leiterplatte | |
DE19648728C2 (de) | Halbleiteranordnung, Stapel aus Halbleiteranordnungen, und Verfahren zu ihrer bzw. seiner Herstellung | |
DE69530103T2 (de) | Verbindungselemente für mikroelektronische komponenten | |
DE69222356T2 (de) | Mit elektrischen Leitungen versehenes Substrat und dessen Herstellungsverfahren | |
DE69028765T2 (de) | Direktionelle Streifenleitungsstruktur und Herstellung einer derartigen Struktur | |
EP0627875B1 (de) | Verfahren zum Herstellen eines Metall-Keramik-Substrates | |
DE69126599T2 (de) | Verfahren und Anordnung zum Verbinden integrierter Schaltungen in drei Dimensionen | |
DE1933547B2 (de) | Traeger fuer halbleiterbauelemente | |
DE69515764T2 (de) | Oberflächenmontierbarer Verbinder mit niedriger Impedanz zum Verbinden von Schaltungsteilen und dessen Verwendung | |
DE69715072T2 (de) | Kompakter Mikrowellenmodul | |
DE2355471A1 (de) | Aus mehreren ebenen bestehende packung fuer halbleiterschaltungen | |
DE2247902A1 (de) | Gedruckte schaltungsplatte und verfahren zu deren herstellung | |
DE2536270A1 (de) | Mii oeffnungen versehene halbleiterscheibe | |
DE3026183A1 (de) | Gehaeuse fuer integrierte logikschaltkreise | |
EP0700630B1 (de) | Folienleiterplatten und verfahren zu deren herstellung | |
DE4134172A1 (de) | Mehrschichtverbindungsvorrichtung und verfahren zu ihrer herstellung | |
DE69330657T2 (de) | Elektronische Schaltungsvorrichtung und Verfahren zur Herstellung | |
EP3599636A1 (de) | Keramischer schaltungsträger und elektronikeinheit | |
DE69936189T2 (de) | Elektrischer leiter mit als flanschen und geätzte rillen geformter oberflächenstruktur |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
OP8 | Request for examination as to paragraph 44 patent law | ||
8139 | Disposal/non-payment of the annual fee |