KR20010106420A - 다층 집적 회로를 위한 3차원 패킹 기술 - Google Patents

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새디그 엠. 패리스
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Abstract

다층 집적회로(IC) 칩(2)을 패키징하는 방법 및 장치(1)가 개시되며, 상기 칩위에서는 로직 회로 및/또는 메모리 어래이가 배치되고 상호접속되는데, 이는 최소한의 접속 수를 이용하고 가장 짧은 전파 지연을 가지도록 이들 IC 칩상의 로직 회로 및/또는 메모리 어래이를 어드레싱하도록 하는 신규한 방식으로 이루어진다.

Description

다층 집적 회로를 위한 3차원 패킹 기술 {THREE-DIMENSIONAL PACKAGING TECHNOLOGY FOR MULTI-LAYERED INTEGRATED CIRCUITS}
오늘날, 대부분의 전자 패키지는 대부분 2차원 배열이다. 일반적으로, 다층 칩은 다층 칩 모듈(MCM)이라고 하는 단일 평면 모듈 상에 배치된다. 이들 모듈은 5 내지 10밀의 피처 사이즈로 입도(granularity)가 거칠다. 이러한 거친 입도 때문에, 모듈을 와이어링하기 위하여 많은 금속화(metalization) 레벨이 요구된다. 일반적으로, 이러한 IC 패키징 카테고리는 20 내지 40 레벨의 금속화가 요구된다.
금속층의 수를 감소시키기 위하여, 그리고 성능을 향상시키기 위하여, 새로운 2-D 모듈은 약 10 내지 20μm의 라인 폭을 가진 박막 와이어링과 같은 더 미세한 피처를 이용한다. 단일 마이크로프로세서(MP)를 포함하도록 단일 모듈 상에 4개의 칩을 배치하는 것이 일반적인 배열이다. 하나의 칩은 컴퓨터(CPU)이고, 하나의 칩은 저장 제어 유니트(SCU)인데, 나머지 두 개의 칩은 캐쉬 메모리이다. 평균적으로 칩은 약 10x10mm의 크기를 가진다. 적당한 와이어링 위하여, 모듈은 40x40mm가 바람직하다. 칩상에 칩과 기능을 배열하기 위하여 배치 알고리듬이 이용되더라도, 전형적인 칩 대 칩 신호 경로는 대략 칩 사이즈이며, 예를 들어 10mm이다. 15μm 폭 및 10mm이상의 길이를 가진 전송 라인에 대하여, 라인 저항은 중요하며, 신호 경로를 제한하여 적절한 지연을 얻기 위해 와이어링 규칙이 필요하다. 특히, 메인 메모리로의 신호 경로 길이는 더 길다.
상기 MCM은 일반적으로 카드 위에 배치되며, 카드는 보드 위에 배치된다. 따라서, 모듈을 제 1패키지 레벨이라고 생각하며, 카드는 제 2레벨 그리고 보드는 제 3레벨로 생각한다. 명확하게, 상기와 같은 배열은 공간을 상당히 낭비하기 때문에 IC 칩에 대하여 공간 효율적인 새로운 패키징 개념이 요구된다.
오늘날 MCM 패키징을 이용하는 고속 마이크로 프로세서는 약 5나노초(NS) 사이클 시간을 가진다. 이는 2-D MCM 패키징 기술이 5NS이상의 개선이 어렵다는 것을 보여주는 것이며, 새로운 개념이 필요하다는 것을 보여준다.
2차원 MCM 패키징 기술의 제약을 인정하는 다수의 회사(이르빈 센서스, 텍사스인스트루먼트(TI) 및 톰손을 포함)는 도 2에 도시된 바와 같이 3차원으로 IC 칩을 적층하는 3-D 다층 IC 패키징 기술을 개발했다. 일반적으로, 기본 사상은 정밀한 다이싱으로 IC 칩의 사이즈를 제어하고 이들을 수직으로 적층하고, 이들을 서로 결합시키고, 하나이상의 면을 연마하고 그리고 연마된 면상에 와이어를 부착하여 칩을 상호연결하는 것이다. 이들 종래 3-D 패키징 방법이 어느 정도 기여를 하지만, 이들은 많은 단점 및 결점을 가지는데, 예를 들어 수직으로 적층될 수 있는 IC칩의 수가 제한되고, 제조 비용이 높으며, 그리고 상호접속 체계가 복잡하다.
텍사스인스투르먼트(TI) 및 톰슨사는 적층된 테이프-자동 본딩(TAB) 방식을 이용하는데, 이 방식은 수직으로 적층되는 칩층의 수가 20개 이하로 상당히 제한된다.
이르빈 센서스사(ISC)는 약간 효율적인 방법을 이용하는데, 이것은 다음과 같은 제약을 가진다. 즉, 적층될 수 있는 IC 칩의 층수는 제조 방법이 본질적으로 정렬이 곤란하기 때문에 100개 이하로 제한되며; 상호접속될 수 있는 층수는 각각의 칩이 각각 개별화되지 않으면 제한되며, 개별화하기 위한 단계는 비용을 상당히 증가시키며; 에지 와이어링 밀도는 수직으로 배치된 칩사이의 부정확한 정렬 때문에 낮으며; 소정 정렬 정밀도를 얻기 위하여 테스트된 칩이 좁은 공차범위가 작은 크기를 가져야 하기 때문에 수율이 낮고 비용이 높으며; 층의 수가 100개 정도 되어 제조 에 많은 비용이 소모되며; 열적으로 기계적으로 주의를 기울여야하며(즉, IC 칩층의 제거를 위하여 스택 에지에 열을 가해야 하며 그리고 열적인 미스매칭에 의한 갈라짐을 방지하기 위하여 칩간 접합층이 추가되어야 함); 그리고 스택 사이즈에 대한 융통성이 없다.
상기 3-D IC 칩 패키징 기술이외에, 다수의 3-D IC 칩 패키징 기술은 다음의 미국특허에 개시되어 있다.
미국특허 4,525,921호, "고밀도 전자 프로세싱 패키징-구조 및 제조"에서, 고밀도 전자 패키지 모듈이 제안되었으며, 이는 각각의 칩상에 집적 회로를 가지는 반도체 칩 스택을 포함한다. 액세스 단부 상에 박막 필름을 배치하기 위하여, 반도체 물질이 절단되도록 액세스 면이 에칭되고 다음에 패시베이션 물질로 덮인다. 다음에, 패시브 물질은 칩상의 리드 단부를 노출시키도록 펼쳐진다. 리드는 적층된 반도체 칩의 두 에지 상에 형성된 단부면 와이어링에 연결된다. 칩은 지지 프레임에 적층되고 열적으로 경화된 엑폭시를 이용하여 서로 결합되는데, 상기 경화 엑폭시는 칩쌍사이에 배치된 전체 표면 영역 위에 남는다. 미국특허 4,525,921호에 개시된 배열에서, 적층된 칩으로부터 연장되는 도체는 반도체 물질을 에칭백함으로써 칩의 단부로부터 상당히 연장된다.
미국특허 4,764,846호, "적층된 서브-모듈을 포함하는 고밀도 패키지"에서, 고밀도 패키지가 제안되는데, 여기서 층형 서브-모듈의 스택의 에지는 스택을 지닌 기판에 고정된다. 스택을 지닌 기판은 서브-모듈이 연장하는 면에 수직인 면에 있다. 각각의 서브-모듈은 캐비티를 가지며, 상기 캐비티 내에는 하나 이상의 칩이 배치된다. 각각의 캐비티 제공 서브-모듈은 칩을 지닌 기판에 사각 프레임을 고정시키거나 또는 단일 조각 물질에 캐비티를 에칭함으로써 형성될 수 있다. 후자의 경우에, 칩은 한 서브-모듈의 평면상에 장착되고 다음 서브-모듈의 캐비티 내에 배치된다. 이 경우, 전자 모듈은 다수의 개별 칩 캐리어를 먼저 구성함으로써 형성되는데, 각각의 칩 캐리어는 캐리어내의 캐비티에 장착되는 칩을 가진다. 다음에, 칩 캐리어는 적층된 스택으로 서로 고정되며, 하나의 유니트로서 스택은 와이어링 보드 또는 스택을 지닌 기판에 고정되며, 와이어링은 칩의 면에 평행한 면에 놓인다. 따라서, 이 경우, 칩은 기판 위에 배치되고 기판은 칩 캐리어에 배치되며, 칩 캐리어는 모듈을 형성하기 위하여 적층된다.
미국특허 제 4,706,166호, "고밀도 모듈 처리 및 제조"에서, 고밀도 모듈이 제안되며, 여기서 집적회로 칩은 적층된다. 적층된 칩은 하나의 에지를 따라 리드에 의하여 서로 접착되어 스택의 모든 리드는 액세스 면으로 노출되도록 한다. 접합 범프는 액세스 면의 적당한 위치에 형성된다. 실리콘과 같은 투광 물질로 형성된 지지 기판에는 적당한 회로 및 접합 범프가 제공된다. 절연층은 액세스 면 또는 기판 표면에 부착되는데, 후자가 바람직하다. 절연층을 지닌 표면상의 접합 범프는 절연층이 부착된 후에 형성된다. 기판 표면은 스택의 액세스 면위에 배치되며, 접합 펌프는 정렬되고 열 및 압력 하에 서로 접합된다. 열전도(전기적으로는 비전도체) 접착물질층이 기판과 스택사이에 삽입된다. 기판과 스택 결합체는 외부 접속을 위해 연장된 리드를 가진 보호 콘테이너에 배치되고 와이어 접속된다.
일반적으로 상기 미국특허등에 개시된, 3-D IC 패키징 기술은 전술한 단점과 결점을 가진다.
본 기술 분야의 지식과 기술 측면에서, 패키징 개념으로서 단단한(rigid) IC 칩의 3차원 패키징이 집적회로 패키징 기술분야에서 공지되어 있다. 그러나, 이러한 패키징 기술은 수많은 단점과 결점을 가지고 있으며, 이는 상업적으로 사용하는데 한계를 가지게 한다. 따라서, 종래 기술의 단점과 결점을 극복하여 전기 회로를 패키징하는 방법과 수단이 요구된다.
본 발명은 로직 회로 및/또는 메모리 어래이가 배치되고 상호 연결되는 다수의 층을 가진 집적 회로(IC)를 위한 3차원 패키지에 관한 것으로, 접속 수를 최소한으로 하고 전파 지연을 가장 짧게 하도록 이들 회로층상의 회로 및/또는 어래이의 어드레싱(즉, 선택)을 하도록 하는 패키징에 관한 것이다.
도 1은 다중 칩 모듈(MCM) 기술을 기초로한 종래 2-D IC 칩 패키징 시스템의 개략도이다.
도 2는 수직으로 N개의 IC 칩을 적층하고 그리고 하나 이상의 수직 스택의연마된 면상에 상호접속 금속층을 증착하는 것을 기초로 하는 종래 3-D IC 칩 패키징 시스템의 개략도이다.
도 3은 본 발명의 원리에 따라 제조된 MFT(대규모 필로-리프 기술) 패키징 모듈의 투시도이며, 여기서 냉각제(예를 들어, 공기 또는 기타 매체)는 적층된 가요성 초박막 IC 층(즉, 필로-리프 회로층) 어셈블리사이에 흐를 수 있어 패키징 시스템내에서 열관리를 수행하도록 한다.
도 4는 도 3의 MFT 모듈내에 포함된 필로-리프 회로층의 단면도이다.
도 5는 필로-리프 회로층의 일부에 대한 단면도로서, 전도 라인이 회로층상에 형성된 액티브 회로 디바이스로부터 연장되며 필로-리프 회로층의 표면과 방사선 투과 에지 부분과 절연이 되는 간격으로 배치된다.
도 6은 스택 형태로 배열된 도 5에 도시된 형태의 다수의 필로-리프 회로층의 단면도를 도시한다.
도 7은 도 6의 에지 부분에 대한 단면도로서, 한쌍의 방사선 투과 에지 부분사이에 삽입된 전도 라인 및 경화된 접합 물질을 도시한다.
도 8은 본 발명에 따른 대규모 필로-리프 모듈의 개략적으로 도시하며, 여기서 단일 필로-리프 회로층 엘리먼트는 도 8a 및 8b의 상세한 설명에 의하여 식별된다.
도 8a는 n번째 필로-리프 회로층의 상부를 부분적으로 도시하는데, 여기서 필로-리프 회로층의 외부 에지로부터 필로-리프 회로층상에 형성된 비교기 회로로 연장되는 인코더 라인 및 어드레스 라인 쌍을 도시하며, 이는 본 발명의 패키징 시스템에 이용되는 대규모 IC 칩 선택 아키텍쳐(MSA)를 구현하기 위하여 이용된다.
도 8b는 도 8에 도시된 대규모 필로-리프 모듈의 (n, n+1, n+2 및 n+3)번째 필로-리프 회로층의 측면도로서, 다수의 필로-리프 회로층을 도시하며, 각각의 필로-리프 회로층이 어떻게 독특하게 인코딩되는 지를 도시한다.
도 8c는 모듈내의 필로-리프 회로층 스택사이에 상호접속을 구현하기 위하여 이용되는 박막 필름 와이어링 아키텍쳐를 도시한다.
도 8d는 단일 세트의 에지 배치 입력/출력(I/O) 접속이 이루어지는 단일 필로-리프 회로층을 도시한다.
도 8e는 본 발명의 다층 IC 모듈로서, 대규모 스택 필로-리프 회로층의 접합된 에지상에 로컬 및 글로벌 와이어링 구조를 형성하기 위하여 박막 필름 금속층을 이용하는 것을 도시한다.
도 9a 내지 9d는 본 발명의 제조 방법의 실시예를 수행하는 것과 관련된 단계를 도시하는 도면이다.
도 9e 및 9f는 약 페터 바이트 성능의 높은 정보 저장/검색 능력을 가진 MFT 모듈을 제조하는 본 발명의 다중 MFT 모듈 적층 공정을 도시하는 도면이다.
도 10a는 열 효율성을 높이기 위하여 각각의 필로-리프 회로층의 하부면을 따라 패턴화된 구리 핀(fin)을 형성하는 방법에 관련된 단계를 도시한다.
도 11은 MFT 모듈 제조 중에 본 발명의 박막 웨이퍼(IC 칩 포함)를 핸들링하고, 적층하고, 정렬하고 그리고 접합할 때 이용되는 스테이션A, B 및 C를 통하여 길이를 조절가능하고 회전가능한 암을 가지는 필로-리프 회로층 정렬 로봇(FLAR)시스템의 개략도이다.
도 12는 본 발명의 제조 공정중 적층 단계 중에 박막 웨이퍼를 자동으로 정렬하는 장치의 개략도이다.
도 13은 단일 MFT 모듈을 이용하여 구성된 대규모 병렬 컴퓨터의 개략도이다.
따라서, 본 발명의 일차 목적은 종래 기술의 단점과 결점을 극복하여 다층 집적 회로를 패키징하는 개선된 방법과 장치를 제공하는 것이다.
본 발명의 다른 목적은 "필로-리프(fillo-leaf)" 회로층이라고 하는 매우 얇은 가요성 층 상에 구현되는 수천 개의 집적회로층을 적층할 수 있고 회로층을 그 단부를 따라 서로 접합하여 대규모 필로-리프 회로층(MFT; Massive Fillo-leaf Technology)) 모듈을 형성하도록 하는 개선된 3차원 집적회로(IC) 칩 패키징 방법을 제공하는 것이다.
본 발명의 목적은 필로-리프 회로층이라고 하는 가용성 또는 단단한 반도체 엘리먼트를 결합하는 집적회로용 3차원 다층 IC 칩 패키지를 제공하는 것이며, 여기서 로직 회로 또는 메모리 어래이 형태의 집적 회로가 반도체 엘리먼트 상에 배치되고 반도체 엘리먼트사이에서는 열전달 매체가 흘러 열조절을 향상시킬 수 있도록 한다.
본 발명의 다른 목적은 개선된 3자원 다층 IC 칩 패키징 기술을 제공하는 것으로서, 여기서 대규모 IC 칩 선택 아키텍쳐(MSA)가 이용되어 수만 개의 IC 회로층이 최소개의 와이어링 접속에 의하여 어드레싱될 수 있도록 한다.
본 발명의 목적은 개선된 다층 IC 칩 패키징 기술을 제공하는 것으로서, 대규모 IC 칩 선택 아키텍쳐는 예를 들어 16,384(또는 214)를 수직으로 적층할 수 있도록 하고 단지 14개의 와이어링 라인을 이용하여 독특한 어드레스에 의하여 상기와 같은 필로-리프 회로층을 제공하도록 한다.
본 발명의 다른 목적은 테라비트(TB) 저장 용량을 가지며 2-4 cm3이하의 공간을 차지하는 3-D MFT 모듈을 형성하도록 개선된 DRAM 회로층(256M-비트 내지 1G-비트)이 완전하게 상호접속될 수 있도록 하는 개선된 다층 IC 칩 패키징 설계를 제공하는 것이다.
본 발명의 다른 목적은 테라비트(TB) 내지 페타비트(PB) 범위의 정보 저장 및 검색 용량을 어는 것이 가능하도록 하는 개선된 형태의 다층 IC 칩 패키징 기술을 제공하는 것이다.
본 발명의 다른 목적은 대규모의 병렬 처리 시스템의 성능 레벨이 테라-OPS 내지 페타-OPS 범위로 연장되도록 하는 개선된 형태의 다층 IC 칩 패키징 기술을 제공하는 것이다.
본 발명의 다른 목적은 페타-OPS 및 페타-비트 용량을 가지는 고성능 컴퓨터(HPC)의 요구를 만족시킬 수 있는 전례가 없는 레벨의 다층 IC 칩 패키징 밀도가 가능하게 하는 개선된 제조 인프라스트럭쳐를 제공하는 것이다.
본 발명의 목적은 MFT 모듈의 고수율 제조 및 초고성능 MFT형 시스템을 가능하게 하는 개선된 제조 인프라스트럭쳐를 제공하는 것이다.
본 발명의 다른 목적은 수천 개의 5μm 두께의 실리콘 필로-리프 회로층을 서로 적층하고 이들을 고성능 시스템(MFT 스택)에 경제적이고 신뢰성있게 상호연결하는 신규한 방법을 제공하는 것이다.
본 발명의 다른 목적은 전례없는 레벨의 메모리 및 로직 밀도를 얻도록 수천개(즉, 1,000 내지 10,000)의 박막 IC 웨이퍼를 수직으로 적층하는 신규한 방법을 제공하는 것이다.
본 발명의 다른 목적은 5μm이하의 두께를 가진 초박막 IC회로층을 자동으로제조하고, 핸들링하고, 적층하고 그리고 상호접속하는 개선된 방법 및 장치를 제공하는 것이다.
본 발명의 다른 목적은 N개의 라인이 2N개의 수직으로 적층된 회로층(예를 들어, N=14)을 선택하도록 하여 16,384개의 층이 단지 14개의 와이어를 이용하여 상호접속되고 독특하게 어드레스될 수 있도록 회로층의 접합된 에지에서 단일 금속화 단계를 수행함으로써 각각의 IC 칩층의 고비용 개별화를 방지하는 대규모 칩 선택 아키텍쳐(MSA)를 제공하는 것이다.
본 발명의 다른 목적은 1μm보다 우수한 정렬 정밀도를 보장하도록 개선된 정렬 방식을 이용하여 3-D 다층 IC 칩 패키지내에서 높은 에지-와이어링 밀도를 제공하는 신규한 방법을 제공하는 것이다.
본 발명의 다른 목적은 개선된 열 관리를 가능하게 하는 신규한 IC 칩 패키징 시스템을 제공하는 것이다.
본 발명의 다른 목적은 400이상의 층으로된 CMOS 칩을 포함하는 본 발명의 MFT 디바이스를 제조하는 장치를 제공하는 것인데, 여기서 각각의 칩에는 MSA 기능과 일부 로직 기능이 제공된다.
본 발명의 다른 목적은 다층 IC 칩 패키징의 회로 체적 밀도를 전례없는 레벨로 증가시키면서, 전파 지연을 최소화하고 종래 기술이상으로 성능을 개선시키는 새로운 방법을 제공하는 것이다.
본 발명의 다른 목적은 수만 개의 적층된 가요성 회로층이 최소한의 상호접속 라인 수를 이용하고 가장 짧은 전파 지연을 가지도록 어드레스되도록 하는 신규한 다층 IC 칩 패키징 기술을 제공하는 것이다.
본 발명의 다른 목적은 박막 웨이퍼를 적층할 때, 각각의 IC 칩상의 패시베이션에서만 필로-리프 회로층이 접합되도록 자외선(또는 기타 방사선) 경화가능한 물질이 고정되도록 각각의 웨이퍼상의 각각의 IC 칩내에 방사선을 통과시키는 에지 부분을 포맷팅하는 단계 및 자신의 전용 어드레스를 각각의 층에 제공하기 위하여 각각의 필로-리프 회로층을 인코딩하는 단계를 포함하는 3차원 다층 IC 칩 패키지를 제조하는 신규한 방법을 제공하는 것이다.
본 발명의 다른 목적은 다양한 종류의 시스템 및 디바이스내에 상당한 레벨의 정보 저장 검색 용량을 가능하게 하는 신규한 다층 IC 칩 패키징 기술을 제공하는 것이다.
본 발명의 목적은 다층의 웨이퍼 물질 상에 제공된 IC 칩을 위한 신규한 3차원 패키지 제공함으로써 달성될 수 있다. 신규한 패키지 설계는 실리콘, 게르마늄, 갈륨 비화물, 사파이어 또는 리튬 니오베이트와 같은 물질로 이루어진 다수의 서브 어셈블리 또는 필로-리프 회로층을 포함한다. 필로-리프 회로층은 자외선 또는 기타 방사광층 경화가능 물질에 의하여 방사선을 투과시키는 에지 부분에서 서로 접합되며 접합된 에지로부터 캔틸레버 형태로 연장된다. 필로-리프 회로층은 집적회로형(IC) CMOS 회로, 실리콘 온 사파이어, 초전도 조지프슨(Josephson) 회로, 광섬유 회로 등을 포함한다. 어떤 기술이 이용되든지, 각각의 IC는 필로-리프 회로층의 접합된 에지에 이용되는 회로로부터 연장되는 데이터 전송 라인을 가진다. 이들중 일부는 일반적인 데이터, 어드레스 및 전원 라인이다. 인코더 라인이라고 하는 라인 쌍은 비교기 또는 이와 유사한 수단에 연결되며 IC 칩의 접합된 에지로 연장된다.
필로-리프 회로층의 스택이 형성되면, 접합된 웨이퍼 스택 상에 수행되는 다이싱 및/또는 슬라이싱에 의하여, 접합 에지는 연마되고, 특히 인코더 라인의 팁을 노출시키고 그리고 평탄면을 제공한다. 다음에 박막 필름 도체가 평탄면상에 형성된다. 상기와 같은 박막 필름 도체 중에는 인코더 라인 쌍을 단락시키거다 이들을 오픈상태로 하는 짧은 스트랩 또는 상호접속부가 있다. 이렇게 하여, 전류는 인코더 라인 쌍으로 흐르거나 흐르지 않아, 상기와 같은 구조의 스택에서 각각의 필로-리프 회로층에 대한 독특하게 디지털적으로 코딩된 어드레스를 제공하도록 한다. 천개의 필로-리프 회로층의 스택 또는 모듈내의 각각의 필로-리프 회로층은 인코딩되어 비록 테스트일지라도 결정된 동작 상태에 따라 저장된 프로그램에 따라 필로-리프 회로층이 바이패스되거나 선택되도록 한다. 방사선을 투과하는 필로-리프 회로층의 에지 부분 상에 형성된 다른 라인은 알려진 기능을 수행하며 상호접속부를 통하여 데이터 및/또는 전원 신호를 제공하는 외부로의 가용성 컨넥터에 연결된다. 이에 따른 패키지내의 필로-리프 회로층은 가용성이거나 단단할 수 있으며 공기 또는 기타 열교환매체와 같은 유체 냉각제에 의하여 냉각된다. 각각의 필로-리프 회로 엘리먼트는 로직 회로 또는 메모리 어래이 또는 이들의 결합체를 가지며, 그룹화된 리의 스택 또는 모듈은 박막 웨이퍼로부터 다이싱되어 대규모의 병렬 데이터 프로세서를 제공하도록 할 수 있다.
본 발명의 3차원 IC 칩 패키징 모듈 및 그 서브어셈블리는 다수의 IC 칩층이 각각의 웨이퍼상에 형성되는 웨이퍼 레벨에서 시작하여 제조되는데, 각각의 IC 칩층의 인코더와 전송 라인이 한 에지로 연장된다. 각각의 IC 칩은 간단한 로직 회로가 제공된 가공되지 않은 웨이퍼상에 위치하며, 이들 회로로부터의 I/O 포트는 IC 칩의 한 에지로 연결되며, 방사선 투과 채널(또는 영역)은 I/O 회로 에지에 평행하게 형성된 이들 웨이퍼에 형성된다. 각각의 IC 칩상의 방사선 투과 에지 채널(또는 영역)은 UV 또는 기타 방사선이 각각의 IC 칩층(즉, 박막 웨이퍼)을 통하여 제조 공정의 적층 및 접합 단계 중에 얇은 웨이퍼에 부착되는 방사선 경화가능 접착층으로 투과되도록 한다. 유리 채널 역시 10-20μm으로 분쇄/에칭 및 연마함으로써 웨이퍼 기판이 얇아지도록 하여 형성된다. 정렬 마크는 다층 웨이퍼를 적층할 때 이용하기 위하여 웨이퍼에 부착된다. 상기와 같은 분열은 광학 비교기 등과 같은 디바이스를 이용하여 IC 층 정렬을 완전히 자동화하도록 한다.
웨이퍼를 얇게 하는 단계를 포함하며, 따라서 박막 웨이퍼는 다이싱될 때 가요성 필로-리프 회로층을 제공하도록 한다. 따라서 박막 웨이퍼는 그 외부에 형성된 열 방산 엘리먼트를 가진다. 웨이퍼는 마스킹되고 자외선광 또는 기타 방사선을 투광시키는 윈도우는 산화 또는 사파이어 기판의 경우 열 방산 엘리먼트로 마스킹함으로써 각각의 리의 에지에서 형성된다. 다음에 웨이퍼는 웨이퍼상의 정렬 마크를 이용하여 공통의 고정된 기준에 대하여 정렬된다. 자외선 광 경화가능 물질은 웨이퍼 및 그 위에 정렬된 다른 웨이퍼상에 확산된다. 자외선광은 웨이퍼에서 방출되어 윈도우에 놓인 광 경화가능 물질을 경화시키는 U.V.투광 윈도우를 통과시키도록 한다. 경화되지 않은 물질은 나중에 제거된다.
적정 수의 박막 웨이퍼가 적층된 후에, 웨이퍼 스택은 다수의 필로-리프 회로층 모듈로 다이싱되는데, 각각은 다수의 필로-리프 회로층으로 이루어진다. 각각의 모듈은 접합된 에지 부분상에서 연마되어, 모든 상호접속 라인이 동일 에지 부분의 외부 에지에서 끝나고 선택된 인코더 라인 쌍을 위한 단락 스트랩을 포함하는 상호접속부가 형성되도록 한다. 스트랩된 상호접속 라인 쌍은 그 자신의 코드에 의하여 각각의 필로-리프 회로층을 식별하여 반도체 필로-리프 회로층상에서 회로 또는 어래이의 선택이 가능하도록 한다. 다른 상호접속부는 이들 회로에 대한 어드레스 정보, 데이터 정보 및 전원 정보를 가진다. 이들 상호접속부가 형성되면, 비아(via)를 결합한 하나 이상의 상호 접속라인 레벨이 데이터와 전원 소스에 연결하기 위한 마지막 레벨내에 제조될 수 있다. 모듈은 유체 냉각되며 서로 그룹화되어 대규모 병렬 데이터 처리를 가능하게 한다.
본 발명의 IC 칩 패키징 시스템내에 구현된 신규한 아키텍쳐는 (ⅰ) 테라-OPS 내지 페타-OPS 범위 이상의 대규모 병렬 처리 시스템 및 (ⅱ) 테라-OPS 내지 페타-OPS 범위 이상의 초대형 저장 시스템의 성능을 상당히 개선시킨다.
이하 첨부된 도면을 참조로 본 발명을 설명한다.
첨부된 도면을 참조로, 본 발명을 실시하는 최적의 실시예가 상세히 설명되며, 여기서 동일 부재는 동일 부호가 병기된다.
도 3에서, 본 발명에 따른 대규모 필로-리프 기술(MFT) 모듈의 투시도가 개략적으로 도시되어 있다. 도시된 바와 같이, MFT 모듈(1)은 여기서 "필로-리프" 회로층(2)라고 하는 다수의 엘리먼트(즉, 집적회로(IC) 층)를 포함하는데, 이들은 단부(3)에서 서로 접합되어 필로-리프 회로층(2)이 접합된 에지(3)로부터 캔틸레버 방식으로 연장되도록 한다. 각각의 필로-리프 회로층(2)은 다수의 전기 또는 광 전도 라인쌍(도 3에서는 도시안됨)을 지지하는데, 이는 접합된 에지(3)의 공통면으로부터 본 발명의 대규모 IC 칩 선택 아키텍쳐(MSA)의 일부를 형성하는 하나 이상의 비교기 또는 기타 수단(도 3에 도시안됨)으로 연장된다. 이하에 상세히 설명되는 바와 같이, MSA는 최소개의 접속 수를 이용하고 가장 짧은 신호 전파 지연으로 수천개의 상기와 같은 필로-리프 회로층 중에서 원하는 필로-리프 회로층(2)을 선택할 수 있다.
도 3에 도시된 바와 같이, 필로-리프 회로층(2)은 또한 다수의 제 1전기 또는 광 전도 라인(도 3에는 도시안됨)을 포함하는데, 상기 전도 라인은 어드레스 신호를 상기 MSA 비교기에 제공한다. 어드레스 신호가 특수하게 코딩된 필로-리프 회로층(2)의 어드레스와 매칭되면, 필로-리프 회로층(2)의 회로 영역(도시 안됨)은 MSA 비교기로부터 발생된 신호에 의하여 활성화된다. 이하에 상세히 설명되겠지만, 각각의 필로-리프 회로층(2)에는 그 자신의 독특하게 코드화된 어드레스가 제공되는데, 이는 필로-리프 회로층 스택의 접합된 에지를 따라 스트랩되거나 또는 스트랩되지 않은 라인쌍을 형성함으로써 구현된다. 다음에, 어드레스 신호가 각각의 필로-리프 회로층(2)에 동시에 제공되면, 어드레스된 필로-리프 회로층(2)과 관련된 MSA 비교기만이 선택 신호를 제공하여 상기 필로-리프 회로층(2)상의 회로 영역을 활성화시키도록 한다. 각각의 필로-리프 회로층(2)은 추가의 다수 전기 또는 광 전도 라인(도 3에는 도시안됨)을 지지하는데, 이들은 회로 영역 또는 어래이가 MSA 비교기로부터 발생된 신호에 의하여 활성화될 때 필로-리프 회로층(2)상에 배치된 로직 회로 또는 메모리 어래이에 데이터, 메모리 선택 정보 및 전원을 전달한다. 이러한 추가의 다수의 라인은 회로 또는 어래이의 액티브 디바이스로부터 각각의 필로-리프 회로층(2)의 에지(3)로 연장된다. 도 3에서, 모듈(1)에 대한 모든 신호 및 요구되는 전원은 평평한 상호접속 케이블(4) 또는 기타 적당한 상호접속 매체를 통하여 필로-리프 회로층(2)의 에지(3)로 전달된다. 도 3에서, 화살표(5)는 공기 또는 기타 적당한 냉각 유체인 냉각제를 나타내며, 냉각제는 필로-리프 회로층(2)사이에 흘러 각각의 필로-리프 회로층(2)의 여러 회로 영역의 회로 동작에 의하여 발생되는 열을 제거하도록 할 수 있다.
필로-리프 회로층(2)은 예를 들어 다이싱 및/또는 슬라이싱될 때 박막 웨이퍼가 상당히 가요성이 될 정도로 화학-기계적 연마 또는 기타 적당한 수단에 의하여 얇아지는 반도체 웨이퍼로 만들어질 수 있다. 실리콘, 게르마늄 또는 갈륨비화물 도는 기타 Ⅲ-Ⅴ화합물 반도체와 같은 적당한 반도체 물질이 필로-리프 회로층(2)을 형성하기 위하여 이용될 수 있다. 그러나, 필로-리프 회로층(2)은 사파이어와 같은 절연 물질로 만들어질 수 있으며 반도체 디바이스는 반도체 기술 분야의 당업자에게 공지된 방식으로 표면과 병렬로 형성될 수 있다. 유사하게, 필로-리프 회로층(2)은 광학 스위칭 디바이스 제조시 이용되는 리튬 니오베이트와 같은 물질로 만들어질 수 있다. 광학 스위칭 디바이스는 이산화티타늄 형태의 리튬 니오베이트에 삽입될 수 있으며, 이산화 티타늄의 라인 부분은 공지된 방식으로 전기장 인가에 따라 광을 투과하거나 투과하지 않을 수 있다. 또한, 조지프슨 접합 디바이스 및 회로는 실리콘과 같은 물질의 표면과 병렬로 배치되어 도 3에 도시된 필로-리프 회로층(2)의 엘리먼트를 형성할 수 있다. 스위칭 디바이스, 저장 디바이스 또는 로직 회로를 가지고 있거나 포함할 수 있는 물질은 본 발명의 IC 패키징 기술의 실시에 이용될 수 있다. 사실, 스위칭 디바이스와 회로가 절연되도록 배치된다면 금속도 제조된 각각의 필로-리프 회로층(2)에 이용될 수 있다.
예로써만, 여기에 도시되고 설명된 필로-리프 회로층(2)은 로직 디바이스와 메모리 디바이스 및 컴퓨터 동작시 이용되는 회로를 포함하는 실리콘 엘리먼트로 이루어지는 것으로 한다. 도 4에 도시된 바와 같이, 각각의 필로-리프 회로층(2)은 액티브 회로 영역이 배치되는 약 5 - 10μm 두께의 회로층 부분(4)을 포함한다.각각의 필로-리프 회로층(2)의 다른 부분은 핸들링 중에 파손을 방지하기 위한 기계적 지지부로서 작용하는 기판 부분(7)이다. 회로층 부분(6)에는 로직 회로 또는 메모리 어래이 또는 이들 모두의 형태로 하나 이상의 액티브 회로가 제공되는데, 이는 반도체 웨이퍼의 한 표면상에 이미 형성되어 있다. 각각의 반도체 웨이퍼에 대한 회로 설계는 웨이퍼가 제조 공정중에 다이싱될 때 모든 원하는 접속(예를 들어 입력, 출력, 전원, 전송, 어드레스 또는 제어 라인)이 각각의 필로-리프 회로층(2)의 에지(3)에 연결되도록 한다. 이 에지(3)는 다수의 필로-리프 회로층(2)의 에지들(3)과 함께, 궁극적으로 MFT 모듈(1)의 주요 부분을 형성하도록 스택에서 함께 접합될 것이다.
액티브 회로 영역이외에, 각각의 필로-리프 회로층(2)은 MSA 비교기를 포함하는데, 상기 비교기는 전술한 바와 같이 각각의 필로-리프 회로층(2)상의 하나 이상의 회로에 활성화 신호를 제공하기 위하여 이용된다. 또한, 웨이퍼 기판의 하부는 도 4에 도시된 박막 구리층(8)을 수용하는데, 상기 구리층은 회로 영역에서 발생된 열을 냉각제 매체에 전도하기 위하여 와플-철 조직을 가질 수 있다. 이와 같이 공지된 방법은 구리가 실리콘 보다 높은 열전도율을 가지기 때문에 이용된다. 사실, 실리콘보다 높은 열 전도율을 가지며 반도체 처리에 이용될 수 있는 다이아몬드와 같은 적당한 물질이 이 목적을 위해 이용될 수 있다.
이하에 상세히 설명되는 바와 같이, 각각의 필로-리프 회로층(2)의 박막 웨이퍼는 공지된 화학-기계적 연마 또는 기타 공지된 기술을 이용하여 박막화되는 반도체 웨이퍼로부터 구현된다. 각각의 박막 웨이퍼는 가요성이지만, 다음 공정 처리 중에 핸들이 불가능할 정도로 얇지는 않다. 원하는 기판 부분(7)의 두께에 도달하면, 반도체 웨이퍼에는 절연층 증착 공정이 수행된다. 다음에, 구리 증착 공정이 이용되어 각각의 웨이퍼의 기판 부분(7)에 부착되는 절연층(도 4에는 도시안됨)상에 증착된 구리층을 형성하도록 한다. 구리층(8)의 두께는 박막 웨이퍼로부터 다이싱될 때 필로-리프 회로층(2)의 가요성을 잃지 않을 만큼 두껍지 않다. 다음에 구리층(8)에는 포토리소그래픽 및 에칭 기술을 이용하는 처리 공정이 적용되어 구리층(8)의 표면적을 증가시키고 이에 의하여 MFT 모듈(1)의 열 조절(즉, 냉각)을 개선시키도록 한다. 구리층(8)의 표면적을 증가시키는 한 방법은 도 10에 도시되어 있다. 상기 공정은 도 10a에 도시된 바와 같이 박막 기판(7)위에 절연층을 증착하는 단계; 도 10b에 도시된 바와 같이 반도체 웨이퍼의 하부에 구리층을 증착하는 단계; 도 10c에 도시된 바와 같이 마스킹된 영역을 형성하는 단계; 도 10d에 도시된 바와 같이 노출되고 마스킹된 영역에 구리(81)를 증착시키는 단계; 및 도 10e에 도시된 바와 같이 마스킹된 영역에서 마스크를 들어올리는(즉, 제거하는) 단계를 포함한다. 이러한 공정은 큰 냉각 표면을 가지는 와플 철 형태의 형상을 가지는 구리 필름(8)을 남긴다.
각각의 필로-리프 회로층(2)이 사파이어와 같은 물질로 만들어지고 회로 디바이스가 사파이어의 표면상에 배치되는 경우, 회로층(6)은 존재하지 않지만 필로-리프 회로층(2)을 포함하는 기판 부분(7)만이 존재한다. 이 경우, 필로-리프 회로층(2)은 웨이퍼 적층 및 정렬 전에 모체 웨이퍼를 화학-기계 연마하고 박막 웨이퍼상에 열방산층을 형성함으로써 생성된다. 이에 의한 필로-리프 회로층(2)은 가요성을 가질 것이다. 그러나, 필요하다면, 본 발명의 웨이퍼는 박막화될 필요가 없으며, 이 경우 필로-리프 회로층(2)은 가요성을 가진 필로-리프 회로층에 비하여 구조가 단단하다.
도 5에서, 필로-리프 회로층의 일부에 대한 단면도가 도시되며, 여기서 전도 라인 필로-리프 회로층의 표면 및 방사선 투과 에지 부분과 절연되도록 액티브 회로로부터 연장된다. 도 5에 도시된 바와 같이, 필로-리프 엘리먼트(2)는 회로층(6), 기판 부분(7) 및 도 10a-10e에 도시된 공정을 이용하여 와플 철 형태 구조를 가지는 구리로 만들어진 층(8)을 포함한다. 또한, 각각의 필로-리프 회로(2)는 방사선 투과 에지 부분(10)을 포함하는데, 상기 방사선 투과 에지 부분은 필로-리프 회로층(2)의 산화부분이며 실질적으로 동일 두께를 가진다. 도 5에서, 전도 라인(11)은 필로-리프 회로층(2)의 표면(13)상의 반도체 영역(12)상에서 연장되며 방사선 투과 에지 부분(10)의 외부 에지(14)상에서 끝난다. 라인(11)은 실리콘 이산화물로 이루어진 층(15) 및 기타 적당한 절연 물질에 의하여 표면(13)으로부터 절연된다. 층(15)은 방사선 투과 에지 부분(10) 위에서 연장되며 라인(11)과 유사하게 외보 에지(14)에서 끝난다. 유사한 방식으로, 패시베이션층(16)은 반도체 영역(12)로부터 라인(11)상에서 연장되며 외부 에지(14)에서 끝난다. 방사선 투과 에지 부분(10)은 편의상 실리콘 이산화물로 만들어지는데, 상기 실리콘 이산화물은 웨이퍼에 산화 영역을 제공하기 위하여 가열하는 동안 웨이퍼 하부를 마스킹하고 노출된 부분을 산화 분위기에 유입시킴으로써 웨이퍼 레벨에서 성장될 수 있다(바람직하게 웨이퍼 박막화 전에). 웨이퍼가 다이싱될 때, 산화 영역은 필로-리프 회로층(2)에 대한 방사선 투과 에지 부분(10)으로서 기능할 것이다.
필로-리프 회로층(2)을 형성하기 위하여 박막 웨이퍼 스택을 다이싱하는 것은 공지된 방식으로 이루어지며 도 5에 도시된 것과 유사한 평탄한 평면 에지(14)를 제공하지 않는다. 외부 에지(14)가 원하는 평탄성 및 평면성이 되지 않을 정도로, 다수의 필로-리프 회로층(2)이 적층되고 정렬되고 접합된 후에 관리된다. 이 때, 이하에 설명되는 바와 같이, 외부 에지(14)는 연마되어 동일한 필로-리프 회로층(2)상의 전도 라인 쌍(11)사이에 상호접속부(즉, 로컬 와이어링)를 제공하거나 또는 도 8e에 도시된 바와 같이 상당히 긴 동일 스택상의 여러 필로-리프 회로층(2)상의 전도 라인(11)사이에 상호접속부(즉, 글로벌 와이어링)를 제공하기에 충분한 평탄면을 제공하도록 한다.
박막 필름 상호접속부가 국부적으로 그리고 전체적으로 형성되는 절연 표면을 제공하는 것 이외에, 방사선 투과 에지 부분(10)은 투명 영역 또는 윈도우로서 작용함으로써 제조 중에 중요 기능을 수행하도록 하는데, 상기 투명 영역 또는 윈도우는 예를 들어 UV광 또는 IR 방사선과 같은 전자기 방사선이 투광되도록 하여 제조 공정 중에 박막 웨이퍼가 적층되고 정렬될 때 에지 부분(10)사이에 배치된 접합 물질을 경화시키도록 한다. 도 6은 방사선 투과 윈도우(10) 및 방사선 경화가능 물질(17)과 결합된 필로-리프 회로층(2)의 스택 어셈블리를 도시한다. 특히, 방사선 투과 에지 부분(10)은 납땜 범프 접속점을 포함하는데, 상기 납땜 접속점으로부터 전도 라인이 회로 영역 또는 메모리 어래이로 연장되어 회로를 테스팅하도록 할 수 있다. 회로 테스팅은 다이싱 전에 웨이퍼 레벨에서 수행된다.
도 5에는 구체적으로 도시되지 않았지만, 회로층(6)은 트랜지스터, 다이오드 등과 같은 액티브 회로 디바이스로 이루어진 로직 회로 또는 메모리 어래이를 포함할 수 있다. 특히, CMOS 디바이스와 결합되는 바이폴러 회로 및 저전력 회로가 이용될 수 있다. 또한, 원-디바이스(one-device) 메모리 셀과 결합되는 공지된 메모리 어래이는 필로-리프 회로층(2)에 상기와 같은 어래이를 형성할 때 이용될 수 있다. 또한, 단지 단일 전도 라인(11)만이 도 5에 도시되었지만, 다수의 전도 라인은 외부 에지(14)에서 끝나고 이들 라인은 그 자신의 독특한 어드레스로 각각의 필로-리프 회로층(2)을 인코딩하는 기능을 하며; 어드레스 라인으로부터 어드레스 정보를 수신하며; 그리고 어드레스된 필로-리프 회로층(2)에 데이터와 전원을 제공한다.
도 6은 도 5에 도시된 것과 유사한 다수의 필로-리프 회로층(2)의 단면도이지만, 필로-리프 회로층(2)이 정렬되고 접합된 스택 내에 배열되어 있는 것이 다르다. 웨이퍼가 전술한 바와 같이 처리되어 필로-리프 회로층 엘리먼트(2)를 형성할 때, 이들은 적층되고, 일정 간격을 유지하며, 정렬되고 그리고 접합되어 에지(3)에 배치된 어드레스 라인 및 인코딩가능한 어드레스 라인과 같은 전도 라인의 단부가 정밀하게 정렬되어 배치될 수 있도록 한다.
도 5에 도시된 모듈 어셈블리(1)에 대한 모듈 서브어셈블리로서의 특징을 가진 필로-리프 회로 엘리먼트(2)는 도 5에 도시된 필로-리프 회로층과 유사하지만, 이들 회로 영역(6)의 액티브 디바이스가 로직 회로, 메모리 어래이 또는 이 둘의결합체를 형성할 수 있다는 것이 다르다. 도 6에서, 접합 물질(예를 들어, UV-경화가능 접착제)(17)은 각각의 UV-투과 에지 부분(10)의 바닥 및 인접한 하부 회로층 엘리먼트상의 패시베이션(16)의 상부사이에서 연장된다. 도 6에서, 접합 물질(17)은 단단한 형태를 가지며, 필로-리프 회로층(2)의 산화되지 않은 부분이 접합 물질(17)로부터 캔틸레버 형태로 연장하도록 UV-투과 에지 부분(10) 및 패시베이션(16)에 접합된다. 패시베이션(16)은 UV-투과 에지 부분(10)에 의하여 제공된 상부의 방사선 투과 윈도우와 정합된다. 이하에 상세히 설명되는 바와 같이, 각각의 박막 웨이퍼가 서로 적층될 때, 접합 물질(17)(예를 들어 DYMAX와 같은 UV-경화가능 접착제)이 박막 웨이퍼 쌍사이에 배치된다. 다음에, 웨이퍼가 공통 고정 기준 위치에 대하여 적절하게 정렬되면, 자외선(UV)광이 "윈도우"로서 동작하는 방사선 투과 에지 부분(10)을 통하여 방출되고, UV-투과 에지 부분(10)과 정합된 UV 경화가능 접합 물질(17)은 필로-리프 회로층(2)의 에지 부분(10)에 접합되는 동안 경화(즉, 고정)된다. 방사선 투과 에지 부분(10) 외부의 접합 물질은 구리 필름(8)에 의하여 마스킹되기 때문에, 상기 위치에서의 접합 물질은 UV광에 노출될 때 경화되지 않는다. 따라서, 상기와 같은 접합 물질은 세정되어 경화된 접합 물질(17)이 손상되지 않도록 할 수 있다. 전도 라인(11)이 UV 경화가능 접착 물질을 차단할 정도까지, 문제가 되지 않는데, 이는 라인이 충분히 얇아서 경화 UV 광이 충분히 산란되고 이에 의하여 전체 접합 물질(17)이 방사선 투과 에지 부분(10)과 정합하는 영역에서 경화되도록 하기 때문이다. 라인 두께가 경화 중에 문제를 야기하면, UV 경화 광은 UV-투과 에지 부분(10)을 통하여 경사지게 방출되어 접합 물질(17)이 적절하게 경화되도록 한다. 적층 중에, UV 경화 물질의 두께는 박막 금속 필름(8)의 바닥이 그 하부의 패시베이션(16)을 접촉하지 않도록 조절된다. 엘리먼트(2)사이에는 충분한 간격이 존재하여 엘리먼트(2)사이에 냉각 유체가 흐르도록 하여야 한다. 이는 특히 회로층 엘리먼트(2)가 단단할 때 그렇다. 가요성일 경우, 간격은 중요하지 않은데, 이는 회로층 엘리먼트(2)가 충분한 가요성을 가지고 있어 냉각제가 흐르는 상태 하에서 이격될 수 있기 때문이다. 필로-리프 회로층(2) 부분사이의 접촉은 어떠한 경우에도 손상을 거의 주지 않는데, 이는 최악의 경우에도 금속은 항상 패시베이션(16) 또는 절연체와 접촉하기 때문이다.
접합 전에, 박막 웨이퍼의 회로 영역(6)에서의 회로 테스트가 웨이퍼 레벨에서 수행될 수 있으며, 이는 방사선 투과 에지 부분(10)상의 납땜볼 상호접속부 및 여러 회로 영역에 대해 테스트 경로를 제공하여 이들의 기능을 테스트하는 테스트 상호접속부를 이용한다. 이 때, 각각의 필로-리프 회로층(2)의 동작과 관련된 정보가 요구되어 필로-리프 회로층이 MFT 스택으로 다이싱된 후에 적당한 코딩(로컬 박막 필름 와이어링에 의한)이 필로-리프 회로층의 각각의 접합된 스택의 연마된 에지(14)상에 제공될 수 있도록 한다. 완전히 동작불가능 필로-리프 회로층(2)이 MFT 스택에 포함되더라도, 전체 MFT 모듈의 성능을 떨어지지 않은데, 이는 각각의 필로-리프 회로층(2)을 인코딩함으로써 MFT 스택에서 어떤 필로-리프 회로층(2)을 선택하거나 피하는 것이 가능하기 때문이다.
테스팅 및 접합이 수행될 때, 적층되고/박막화된 웨이퍼에는 다이싱 단계가 적용되는데, 상기 다이싱 단계는 도 3, 6에 도시된 것과 유사한 필로-리프회로층(2) 스택을 제공한다. 필로-리프 회로층(2)의 다중 스택은 단부 부분(10)에서 슬라이싱하여 상호접속 케이블(4)을 통하여 다수의 스택이 서로 연결되도록 함으로써 형성될 수 있다.
필로-리프 회로층(2)의 스택이 다이싱에 의하여 형성될 때, 스택의 외부 에지(14), 경화된 접합 물질(17), 패시베이션(16), 산화물(15) 및 라인(11)에는 화학-기계 에칭이 공지된 방식으로 적용되어, 이들 엘리먼트에 동일한 표면 레벨을 형성하도록 한다. 이렇게 하여, 평탄한 표면에는 필로-리프 회로층(2)중의 로컬 및 글로벌 상호접속이 이루어지도록 노출된 라인(11)의 단부가 제공된다. 이들 상호접속은 적절하게 절연되는 외부 에지(14)상에 공지된 방식으로 증착된 금속 박막 필름을 마스킹하고 에칭함으로써 형성될 수 있다. 전기 접촉은 증착 중에 라인(11)에 직접 이루어진다. 그렇지 않으면, 산화물층이 마스크를 이용하여 증착되어 라인(11)과 기타 영역이 마스킹되도록 한다. 마스크가 제거될 때, 비아(60)가 남겨지며, 도 8c에 도시된 바와 같이, 비아에는 납땜볼(60A)이 형성된다. 다음에 박막 필름 상호접속부가 외부 에지(14)상에 증착된다. 도 7 및 8c와 관련하여 도시된 바와 같이, 상기와 같은 박막 필름 상호접속부는 각각의 필로-리프 회로층(2)을 인코딩하는 단락 스트랩(31)을 포함한다. 다음에, 플랫 상호접속 케이블(4)은 도 3 및 8c에 도시된 바와 같이 상호접속 케이블(4)의 표면상의 대응하는 납땜볼(60A)을 통하여 외부 에지(14)상에서 납땜볼에 연결될 수 있다.
도 7은 도 6의 패키징 어셈블리의 방사선 투과 에지 부분에 대한 단면도로서 한쌍의 방사선 투과 에지 부분(10)사이에 삽입된 전도 라인 및 경화된 접합물질(17)을 도시한다. 도 7은 방사선 투과 에지 부분(10)이 라인911)과 경화된 접합 물질(17)상에서 연장되는 것을 도시하며, 접합 물질(17)은 접합물질이 배치되는 표면 형태에 따른다. 이 경우, 표면은 패시베이션(16)의 표면이며, 패시베이션 자체는 패시베이션이 통과하는 라인(11)과 컨포멀하게 된다. 도 5에서, 전도 라인(11)의 단부는 화학 기계 연마 단계에 의하여 벗겨지고 산화물(15) 및 패시베이션(16) 형태의 절연물에 의하여 감싸인다.
도 8e에 도시된 바와 같이 로컬 와이어링은 연마된 에지 표면(14)상에 박막 필름 와이어링을 형성함으로써 이루어져, 동일 필로-리프 회로층(2)상에 전도 라인(11)을 접속하도록 한다. 글로벌 와이어링은 연마된 에지 표면(14)상에 박막 필름 와이어링을 형성함으로써 이루어져 선택된 필로-리프 회로층(2)상의 전도 라인(11)을 선택된 필로-리프 회로층 위 및 아래의 필로-리프 회로층(2)상의 전도 라인(11)에 연결하도록 하는데, 이는 도 8a 및 8e에 도시된다. 이하에 설명되는 바와 같이, 로컬 와이어링을 제공하는 것은 독특한 어드레스 코드로 각각의 필로-리프 회로층(2)을 인코딩하는데, 상기 독특한 어드레스 코드는 최소개의 와이어링 접속을 이용하여 MFT 모듈내의 수백 또는 수천개의 필로-리프 회로층(2)로부터 상기 필로-리프 회로층을 선택하도록 한다. 이러한 IC 칩 선택/어드레싱 기술은 도 8 내지 8e를 참조로 이하에서 설명된다.
도 8b는 인코더 라인(20, 21)쌍 및 어드레스 라인(22)을 도시하는 필로-리프 회로층(2)의 부분적인 상부도이며, 상기 어드레스 라인은 필로-리프 회로층의 외부 에지로부터 블록(29)으로 표시되는 MSA 비교기 회로로 연장된다. 회로층에 배치된각각의 필로-리프 회로층(로직 회로 또는 메모리 어래이를 포함할 수 있음)이 도시되며, 필로-리프 회로층에서 회로층으로 연장되는 데이터, 전원 및 기타 필요한 정보를 전달하는 전도 라인이 도시된다. 도 8a 및 8e는 각각의 필로-리프 회로층이 독특하게 인코딩되는 방법을 설명하는 다수의 필로-리프 회로층의 측면도를 도시한다.
도 8의 필로-리프 회로층(2)은 이전 도면에 도시된 것과 똑같지만, 설명을 간단하게 하기 위하여 일부는 삭제될 수 있다. 평면도에 대한 위치적 기준을 제공하기 위해 에지가 도시되며, 전도 라인(11)만이 측면도에 도시되어 필로-리프 회로층(2)의 외부 에지(14)상에 인코더 라인쌍을 인코딩하는 것을 도시한다. 어드레스 라인 및 데이터와 전원 전송 라인 그리고 모두 3개의 전도 라인(11)으로부터 인코더 라인을 구별하기 위하여, 상이한 도면 부호를 병기한 각각의 상이한 라인이 도시된다. 따라서, 라인(20, 21)은 인코더 라인쌍이며, 라인(22)은 어드레스 라인이며, 라인(23)은 데이터 및 전원 전송 라인이다. 회로 영역(6)은 블록으로서 필로-리프 회로층(2)에 도시된다. 이 층은 로직 회로, 메모리 어래이 또는 이들의 결합체로 이루어질 수 있다. 그러나, 결합체일 지라도, 각각의 필로-리프 회로층(2)에 제공되는 모든 라인은 각각의 필로-리프 회로층(2)의 외부 에지(14)로 연장될 것이다.
도 8b에 도시된 필로-리프 엘리먼트의 평면도에서, 에지 부분(10)상의 필로-리프(2)의 에지(14)로부터 연장되는 인코더 라인쌍(20, 21)이 도시된다. 각 쌍의 라인(20)은 관련 전계 효과 트랜지스터(25)의 게이트 전극(24)에 연결된다. 각 쌍의 라인(21)은 전원 소스(26)에 연결된다. 각각의 트랜지스터(25)의 드레인 전극(27)은 접지에 연결되며, 각각의 트랜지스터(25)의 소스 전극(28)은 도 8b에 블록(29)으로 표시된 비교기 회로에 연결된다. 출력 라인(30)은 비교기 블록(29)에서 회로 영역(6)으로 연장된다. 라인(30)은 모든 필로-리프 회로층(2)으로 전달된 어드레스가 필로-리프 회로층(2)상의 코딩과 일치할 때 영역(6)의 로직 회로 또는 메모리 어래이를 활성화시키는 인에이블 또는 선택 신호를 제공한다.
도 8a에 도시된 바와 같이, 코딩은 도 6에 도시된 외부 에지(14)의 금속화 중에 인코더 라인쌍(20, 21)사이에 단락 스트랩(즉, 박막 필름 로컬 와이어링)(31)을 적용하거나 또는 적용하지 않음으로써 이루어진다. 도 8a에서, 단락 스트랩(31)은 외부 에지(14) 상부로부터 제1 및 제 3쌍의 인코더 라인(20, 21)사이에 연결되는 것으로 도시된다. 위로부터 제 2 및 제 4쌍의 인코더 라인(20, 21)은 개방상태이다. 단락 스트랩(31)은 전원을 위로부터 제 1 및 제 3트랜지스터(25)의 게이트(24)에 연결시켜 이들을 활성화시키고 전류가 비교기 회로(29)의 선택 디바이스로 흐르게 한다. 이러한 코딩은 영구적이며 각각의 필로-리프 회로층(2)에 대하여 다르며, 트랜지스터(25)는 고정되거나 또는 클록킹하는 전원으로부터 전원을 공급받을 것이다. 다음에, 어드레스 신호가 어드레스 라인(22)을 통하여 모든 필로-리프 회로층(2)에 동시에 공급될 때, 어드레스 신호는 비교기(29)로 전달되는데, 비교기에서는 필로-리프 회로층(2)의 코딩 신호와 어드레스 신호가 매칭될 경우, 인에이블 신호가 라인(30)을 통하여 회로 영역(6)으로 전달될 것이다. 도 8a에서, 스트랩트된 인코더 라인쌍(20, 21)이 디지털"1"을 나타내고 스트랩트되지 않은 인코더 라인쌍(20, 21)이 디지털"0"을 나타낸다면, 도 8a에서 필로-리프 회로층(2)에 대한 코드는 1010이다. 또한 어드레스 라인(22)상의 어드레스가 1010이면, 비교가 이루어지며 출력이 라인(30)상에 나타날 것이다.
도 8a는 필로-리프 회로층(2)의 스택의 측면도를 도시하며, 필로-리프 회로층(2)은 방사선 투과 에지 부분(10)에서 서로 접합되어 있고 도면에 외부 에지(14)를 나타낸다. 측면도에서의 가장 우측 칼럼의 인코더 라인쌍(20, 21)은 도 8b의 평면도에서의 인코더 라인쌍(20, 21)과 대응한다. 측면도에서 가장 우측 칼럼의 단락 스트랩(31)은 평면도에서 코딩1010을 제공하는 단락 스트랩(31)에 대응한다. 가장 좌측 칼럼은 코드 1111을 제공하도록 모든 인코더 라인쌍(20, 21)을 단락시키는 스트랩(31)을 도시한다. 모든 인코더 라인쌍(20, 21)(상부로부터 두 번째 것 제외)을 단락시키는 중간 칼럼 스트랩(31)은 관련 필로-리프 회로층(2)에 대한 코드 1011을 제공한다. 어드레스 라인(22)이 어드레스 신호 1011을 전달할 때, 상기 필로-리프 회로층(2)상의 MSA 비교기(29)는 관련 라인(30)상에서 관련 회로 영역(6)을 활성화시키는 출력을 제공할 것이다.
라인(23)은 데이터 및 전원 전송 라인으로서의 특징을 가지지만, 이들 라인은 입력 및 출력 데이터, x, y선택 데이터 등을 전달하는 라인이다. 어드레스 라인(22)은 글로벌 특성을 가지는데, 이들은 하나 이상의 필로-리프 회로층(2)에 연결되기 때문이다. 어드레스 라인(22)은 모든 필로-리프 회로층(2)에 연결되어야 한다. 단락 스트랩(31)은 동일 필로-리프 회로층(2)에서 인코더 라인쌍(20, 21)과 같이 전도 라인(11)을 상호연결시키기 때문에, 로컬 와이어링의 특징을 가질 것이다. 일반적으로, 와이어링은 10mm이상의 길이를 가지면, 연결되는 필로-리프 회로층(2)의 수와 관계없이 글로벌 와이어링으로 간주된다. 10mm이하(특히 10014μm)이면, 지역 와이어링으로 간주될 수 있다. 이러한 짧은 길이의 지역 와이어링은 연마된 에지 부분(14)상에 직접 증착될 수 있지만, 글로벌 와이어링은 다른 방법이 요구되는데 이는 TEM 모드를 유지하기 위하여 적절한 신호 전파 특성을 가져야 하기 때문이다.
본 발명의 MSA는 판독 및/또는 기록 동작을 수행하기 위하여 소정 필로-리프 회로층(2)을 무작위로 선택하고 어드레스하는 것이 가능하다. 이는 전술한 "로컬" 박막 필름 와이어링 접속에 의하여 각각의 필로-리프 회로층(2)에 독특한 ID(즉, 어드레스)를 제공함으로써 가능하다. 본 발명의 MSA는 MSA 모듈의 단부(14)에서 단일 와이어링 마스크에 의하여 독특한 어드레스를 각각의 회로층에 제공하는 것이 가능하다. 도 8e는 상호접속된 박막 필름 와이어가 증착된 MFT의 연마된 에지(14)를 도시한다. 도 8e에서, 명확하게 하기 위하여 몇 개의 접속만이 도시된다. 예를 들어, FL53은 로컬 와이어링에 의하여 FL54(a)에 연결되며, (b)에서 동일층 FL53의 두 와이어는 로컬 와이어링에 의하여 연결되고 마지막으로 FL53은 글로벌 와이어링에 의하여 FL622에 연결된다. 한편, FL53 및 FL622사이의 와이어링 접속(c)은 10mm이상의 길이이며, 따라서 "글로벌" 와이어링으로 간주된다. 글로벌 와이어링은 TEM 모드를 유지하기 위하여 적당한 신호 전파 특성을 가져야 하며, 따라서 단수한 접속은 적당하지 않다.
도 8a 및 8b에서, MSA의 동작이 설명된다. 도 8a에서, 도 8의 상부에 MFT모듈의 일부가 확대되어 4개 층(n, n+1, n+2, n+3)의 측면도를 보여준다. 도 8b에서, n번째 층의 평면도가 도시되어, 층이 MSA 비교기(29)를 포함하는 특별 회로에 따라 통상적인 메모리 어래이로 구성되는 것을 도시하는데, 상기 비교기는 도 8b에 도시된 바와 같이 "층 선택 어드레스"(22) 및 "층 식별 코드"(20, 21)를 비교한다. 이 코드는 처리 단계의 종료시 단일 금속층에 의하여 생성된다. 특히, 도 8a에서, 각각의 4개의 필로-리프 회로층은 상이한 코드를 가진다. MSA 비교(29)는 층 식별 코드 입력으로부터 비트 패턴을 수신하고 이 패턴을 층 선택 어드레스와 비교한다. 매칭이 되면, 인에이블 신호가 MSA 비교기(29)로부터 전송된다. 특히 각각의 비트에 대하여, 와이어 쌍이 존재한다. 하나의 와이어는 트랜지스터의 입력에 연결되고 다른 와이어는 전원 라인에 연결된다. 한쌍의 와이어가 에지(14)에 증착된 박막 필름 금속층에 의하여 단락되면, 이는 "1"상태를 나타낸다. 한쌍의 와이어가 개방상태이면, 이는 "0"상태를 나타낸다. 따라서, 도시된 예에서, n번째 층은 코드 1010(로컬 금속화에 의하여 생성됨)을 가지며, 이를 선택하기 위하여 비교기에 1010의 층 선택 어드레스를 보낸다. n+1 및 n+2층은 다른 코드 1011 및 1111을 가진다. 이러한 어드레싱 아키텍쳐는 MFT 모듈의 많은 수의 필로-리프 회로층에 독특한 어드레스를 제공하는 것이 용이하고 경제적으로 되도록 한다. 일반적으로, 각각의 MFT 모듈은 2N개의 층을 가지지만, 그러나 N개의 층 선택 어드레스 라인만이 MSA 비교기에 입력으로서 요구된다. 이는 상호접속 수를 최소화하여, PB 메모리를 구현할 수 있도록 한다.
본 발명의 MSA 아키텍쳐는 수천개의 IC 칩층을 대규모로 적층하는 것을 가능하게 하여 MFT 모듈을 형성하고 및 최소한의 라인으로 상기와 같은 층들을 상호접속하도록 한다. MSA 개념에 대한 대안은 각각의 필로-리프 회로층에 라인을 할당하는 것이다. 이러한 방법은 필로-리프 회로층의 수가 10,000이상일 때 바람직하지 못하다. 다른 대안은 라인 수를 최소화하는 것인데, 그러나 각각의 층은 독특한 어드레스로 별도로 코딩될 것이 요구된다. 이 방법은 또한 비용이 많이 소모되는데, 각각의 층을 코딩하기 위하여 수만 번의 독립적인 동작이 요구되기 때문이다. 이러한 이유로, 본 발명의 MSA 아키텍쳐가 바람직한 방법인데, 이는 고비용의 처리 단계 및 많은 수의 라인이 필요 없이 수만 개의 필로-리프 회로층을 적층할 수 있기 때문이다. 예를 들어, 32개의 층 선택 라인을 형성하는 MFT 스택의 에지에서 단일 금속화는 43억개의 층을 상호접속한다.
본 발명의 MSA 아키텍쳐는 또한 전체 제조 공정에 대한 생산율 및 테스팅을 최적화하는 것이 가능하다. 도 3에 도시된 MFT 어셈블리가 제조된다면, MSA는 필로-리프 회로층이 "불량(bad)" 어래이를 포함하도록 하는데, 이는 각각의 "합격(good)" 어래이에 제조 후에 특정 기능을 할당하기 때문이다. 어래이 사이즈의 선택은 테스트 능력과 직접 관련된다. 매우 큰 로직 어래이는 과도한 테스트 시간이 소용될 수 있다. 본 발명의 MSA 때문에, 어래이 사이즈는 생산율과 테스트 시간을 최적화하도록 선택될 수 있다.
본 발명의 MFT 아키텍쳐는 신규한 열 흐름 특성을 나타내는데, 이는 필로-리프층사이의 구리 증착이 열을 흡수하고 이들을 냉각제로 전달하도록 한다는 사실때문이다. 또한, 필로-리프 회로층은 책의 페이지가 공기 흐름에 분리될 수 있는 것처럼 증가된 냉각제 흐름에 따라 분리된다. 또한, 도 3은 이들 상부 와이어링에 연결된 가요성 케이블(4)을 도시하며, 여분의 접속을 허용하는 여러 가지 다른 결합을 가지는 모듈을 포함하는 외부 접속이 가능하다.
본 발명의 제조 공정
단계 1:웨이퍼 변형
도 9a에 도시된 바와 같이, 도 3에 도시된 MFT 모듈(1)의 제조는 500μm 두께의 반도체(예를 들어, 실리콘) 웨이퍼(38)를 형성하는 것부터 시작된다. 각각의 웨이퍼는 반도체 분야의 당업자에게 공지된 기술을 이용하여 제조될 수 있다. 완전하게 처리되고 테스트된 웨이퍼(38)는 다수의 IC 칩을 가지며, 각각의 IC 칩은 본 발명의 메모리, MSA 기능 및 공지된 기타 기능을 수행하는 반도체 회로 영역(6)에 형성된 로직회로, 메모리 어래이(들) 및 기타 엘리먼트를 가진다. 특히, 웨이퍼상의 각각의 IC 칩에는 앞서 상세히 설명한 본 발명의 신규한 MSA 기능이 제공된다. 각각의 웨이퍼는 액티브 회로층(CL)으로 구성되며, 상기 회로층은 일차적으로 기계적인 지지부로서 역할하는 약 500미크론 두께의 기판의 나머지 부분의 상부 상에 배치되며 10μm 두께이하이다.
웨이퍼 제조 중에, 각각의 IC 칩은 웨이퍼 내에서만 하나의 에지에 형성된 신호, 전원 및 접지 접속부를 가진다. 이는 종래 방법과 상당히 다르며, 여기서 각각의 웨이퍼(37)상의 IC 칩은 일반적으로 칩 표면 영역사이에서 다음 패키징 레벨에 연결된다. 또한, 도 8d에 도시된 바와 같이, 집적회로 칩상에는 패시브영역(16)이 존재하며, 회로는 존재하지 않으며 따라서 열이 발생되지 않는다. 이러한 "열적인" 패시브 영역(16)은 필로-리프 회로층의 접합 에지에 대응한다. 상기와 같은 패시브 영역을 다라, 어떠한 열도 방산되지 않으며, 따라서 패시브 영역에서의 에지 접합은 어떠한 야금학적 문제도 발생시키지 않는다. 패시브 영역의 에지에서, 접속은 추가의 금속에 의하여 이루어져서 웨이퍼 테스팅이 가능하게 하고 제조 공정의 다음 단계 중에 연마되고 접합된 에지 표면상에 형성된 박막 필름 와이어링에 대한 더 우수한 접속이 가능하게 하는데, 이는 이하에 상세히 설명된다.
바람직하게, 단계A에서, 각각의 IC 칩내의 방사선 투과 에지 부분(10)은 전술한 방식으로 제조 공정의 단계A에서 구현된다. 슬라이싱 동작을 최소화하기 위하여, 연속적인 IC 반도체 영역은 단일 슬라이싱 동작이 접합된 필로-리프 회로층(2)의 두 개의 스택상에 방사선 투과 에지 부분(10)을 형성하도록 산화될 수 있다. 선택적으로, 방사선 투과 에지 부분(10)은 웨이퍼 접합 단계 중에 웨이퍼에 가해지는 패턴화된 접착제를 경화시키는데 요구되는 IR 또는 UV 방사선용 윈도우를 제공하기 위하여 웨이퍼 완전하게 통과하는 홀을 에칭함으로써 각각의 IC 칩내에(그의 패시브 영역에) 제공될 수 있다.
특히, 접합이 이루어질 경우, 도 8d에 도시된 바와 같이 웨이퍼상에 형성된 각각의 필로-리프 회로층의 패시브 영역(16)에는 (전기적으로 액티브한)회로가 존재하지 않는다. 그러나, 도시된 바와 같이, 금속 라인은 필로-리프 회로층의 에지로 연장된다. 패시브 영역내의 방사선 투과 에지 부분(10)은 정렬된 박막 웨이퍼사이의 접착제를 경화시키는 동안 UV(또는 다른 타입의) 방사선이 통과하도록 하여, 이들을 웨이퍼 위치로 고정시킨다.
본 발명의 MFT 모듈에서, 단일 웨이퍼는 많은 상이한 기능 유니틀 포함할 수 있는데, 모든 기능 유니트는 웨이퍼상에서 서로에 대하여 정확하게 정렬되어야 한다. 또한 웨이퍼 테스팅은 하나 이상의 기능 유니트를 위한 웨이퍼를 검사할 수 있는 테스터를 요구할 것이다. 이 단계에서, 도 12에 도시된 정렬 마스크(44)는 제조된 웨이퍼 상에 배치되어 그 위에 고정된 고정 기준점을 형성하고 이는 도 1에 도시된 다음 웨이퍼 정렬 과정중에 이용된다. 이들 정렬 마스크는 최종(박막) 웨이퍼의 정렬이 1μm이하의 정밀도를 가지도록 거친 피처와 미세한 피처를 모두 가진다.
단계 2:웨이퍼 박막화 및 핸들링
도 9c에 도시된 제조 공정에서 다음 단계 중에, 각각의 웨이퍼는 각각의 웨이퍼의 하부에 적용되는 자동 화학 기계 연마 및 에칭(또는 기타) 기술을 이용하여 실리콘 기판을 제거함으로써 박막화되어, 박막 웨이퍼의 최종 두께가 약 10미크론 이하가 되도록 한다. HF와 같은 에천트는 이러한 화학 기계적 연마 단계에 이용될 수 있다. 각각의 웨이퍼의 상부면은 웨이퍼 레벨에서 회로 테스팅을 가능하게 하기 위하여 제공된 예를 들어 비아 홀이 납땜되는 것을 방지하기 위하여 적절하게 마스킹된다. 박막 웨이퍼 기판내에 형성된 유리 트렌치 또는 유사한 구조물은 웨이퍼 기판의 최종 두께를 약 0.5μm의 공차로 제어하기 위하여 이용될 수 있다. 이러한 제조 공정 중에, 특수한 진공 홀더가 박막화 공정 중에 웨이퍼를 파지할 수있다.
웨이퍼가 도 9c에서 박막화된 후에, 도 10a에 도시된 구리층(8)은 각각의 박막 웨이퍼(38)의 하부에 부착되며 도 10b-10e에 도시되고 전술한 바와 같이 처리되어 열 방산 목적을 위하여 와플 철 형상을 제공하도록 한다. 상기 단계 전에, 필로-리프 회로층(2)내에 방사선 투과 에지 부분(10)을 형성하는 웨이퍼상의 산화된 반도체 영역은 마스킹되어 그 하부에 구리가 증착되는 것을 방지하도록 한다. 이는 중요한 단계인데, 박막 웨이퍼가 서로 적층될 때 방사선 투과 에지 부분(10)의 방사선 투명도를 보장하기 때문이다.
열 방산 기능이외에, 증착된 구리층(8)은 자외선광(또는 기타 접착제 경화 방사선)이 웨이퍼 접합 단계 중에 UV-투과 단부 부분(10)을 통하여 투사될 때 마스크로서 기능한다. 이러한 웨이퍼 접합 단계 중에, 접합 물질은 필로-리프 회로층(2)의 쌍사이에 흐른다. 따라서, 일부는 각각의 IC 칩의 방사선 투과 에지 부분(10)외부의 영역내의 접합 물질이 경화되는 것을 방지하기 위하여 제공되어야 한다. 구리 필름은 이러한 추가 마스킹 기능을 제공하며 투과 에지 부분을 제외한 모든 영역에서의 접착제 경화 방지가 각각의 IC 칩에 대하여 이루어진다. 박막 웨이퍼가 방사선을 투과하지 않으면, 구리 필름은 열 방산 구조로서만 기능한다.
단계3: 박막 웨이퍼의 적층 및 그 위에 형성된 IC 칩의 정렬
도 9d에 도시된 제조 공정의 다음 단계에서, 박막 웨이퍼(39)는 원하는 수의 웨이퍼가 적층될 때까지 직렬로 정렬되고, 적층되고 접합된다. 바람직하게, 박막 웨이퍼의 정렬은 도 11 및 12에 도시된 필로-리프 회로층 정렬 로봇(FLAR)의 사용을 포함한다. 도 11에 도시된 바와 같이, FLAR(40)은 길이를 조정할 수 있는 암(41) 및 암의 단부에 장착된 투명 진공 척(TVC)(42)을 가진다. 암(41)은 A, B, C로 표시된 3개의 스테이션으로 회전될 수 있다. FLAR의 길이는 조정될 수 있기 때문에, TVC(42)는 3개의 스테이션중 하나상의 어느 (x, y)위치에 있을 수 있다.
스테이션A에서, 박막 웨이퍼(39)의 스택(43)은 회전 및 상방향 하방향으로 이동될 수 있다. 스테이션A에서, TCV(42)은 스테이션A 상부의 박막 웨이퍼의 스택 위에 배치되며, TCV(42)의 센서(예를 들어, 45A, 45B)는 웨이퍼(39)상의 정렬 마스크(44)를 탐색하여 TCV(42)의 정렬 홀이 웨이퍼 정렬 마스크(44) 바로 위에 위치하도록 한다. 스택을 회전시키고 이를 상방향 및 하방향으로 이동시킴으로써, TCV는 웨이퍼상에 적절하게 배치되어 도 12에 도시된 바와 같이 웨이퍼는 TCV에 파지될 것이다. 스테이션A에서 요구되는 정확도는 도 12에 도시된 웨이퍼 정렬 마스크(44)가 TCV(42)의 홀(46)을 통하여 관측가능하면 되는 정도이다. 정렬이 이루어지면, TCV에 진공(48)이 가해져서, 새로운 박막 웨이퍼를 얻도록 한다. 다음에 FLAR 암(41)은 스테이션B로 회전되는데, 여기서 새로운 박막 웨이퍼의 바닥은 접착제 공급기(49)로부터 특수 UV-경화가능 접착제를 스프레이하는데, 상기 접착제는 다음에 C에서 경화될 것이다.
스테이션C에서, UV-경화가능 컴포멀(접착제) 코팅(예를 들어, DYMAX사로부터 구입가능한 DYMAS Line 84F 및 DYMAX Line 84LVF)이 제조 공정의 이들 단계 중에 이용될 수 있다.
다음에 FLAR 암(41)은 스테이션C로 이동된다. 이 단계에서, 모든 새로운 박막 웨이퍼는 단일 고정 기준점(FLAR 시스템내에 심볼적으로 삽입된 좌표계내에서 특정됨)으로 정렬된다. 이는 많은 수의 새로운 박막 웨이퍼가 다음의 핸들링/정렬 동작 중에 적층될 때 웨이퍼 정렬 에러가 누적적으로 형성되지 않도록 한다. 이 단일 고정 기준점의 이용은 이 단계의 제조 공정 중에 중요하다.
스테이션C에서의 동작은 도 12에 상세히 나타나 있다. 스테이션C에서, 웨이퍼 스택(50)은 매우 정확하게 회전되고 매우 정확하게 상방향 및 하방향으로 이동될 수 있다. 도 12에 도시된 바와 같이, 새로운 웨이퍼의 위치는 TCV(42)의 상부상에 수직으로 정렬된 몇 개의 고정된 비교기(51A, 51B)에 의하여 트래킹되며, 따라서 기존 박막 웨이퍼에 대하여 45°로 배치된 하프 미러(52)로 광원(60)에서 투사된 시준된 광의 50%가 수직으로 아래로 반사되어, TCV(42)에 형성된 정렬 홀(슬롯)(46)을 수직으로 조사하도록 한다.
상부에서, 센서(45A, 45B)는 하프 실버 미러(52)를 통하여 관측할 수 있으며 하부에 배치된 박막 웨이퍼상의 조사된 정렬 마스크(44)를 모니터링한다. 매칭된 고정 비교기(51A, 51B) 및 신호 프로세서(61)는 고정 기준점으로서 정렬 마스크(44)를 검출할 수 있으며 박막 웨이퍼상의 정렬 마스크(44)를 조사하는 반사광을 기초로 정렬된 스택(50)위에서 정확하게 새로운 웨이퍼를 조절할 수 있다.
비교기(45A, 45B) 및 신호 프로세서(61)가 마크(44)와 홀(46)의 정렬을 나타낼 때까지 암이 이동되는 동안 박막 웨이퍼의 스택은 회전되고 상방향으로 이동된다. 다음에 스택(50)은 상부로 이동되고, TVC(42)에 대한 진공 압력(48)이 반전되어 부착된 접착제에 의하여 정렬된 스택(50)상의 새로운 웨이퍼를 가압하여 고정기준점과 정밀하게 정렬되도록(<1μm) 새로운 웨이퍼를 고정시킨다. 진공 압력이 방출되기 전에 그리고 FLAR 암(41)이 새로운 사이클을 시작하기 전에, 정렬된 웨이퍼는 스테이션C에서 소스(53)의 자외선광에 노출된다. 특히, 스테이션C에서, UV광의 일부는 UV-투과 에지 부분(10)(정렬된 웨이퍼상의 각각의 IC 칩위)을 통하여 스테이션B의 박막 웨이퍼의 바닥에 부착된 광 경화가능 접착제 물질위로 투광된다. UV 노출은 노출된 접착제 물질이 충분히 경화되도록 하는 시간 및 세기로 수행된다.
특히, 박막 웨이퍼(39)의 적당한 세척 및 탈지방화는 각각의 IC 칩상의 UV-투과 에지 부분(10)에 경화된 물질이 확실히 접착되기 위하여 필요하다. 정렬된 웨이퍼상의 각각의 IC 칩의 UV-투과 에지 부분(10)과 정합되어 배치된 경화된 접착제 물질은 도 6에 도시된 경화된 접합 물질(17)을 제공한다.
상기 단계들은 원하는 수의 박막 웨이퍼를 적층하는데 필요한 횟수만큼 연속으로 수행된다. 이에 의해 스택은 몇천 개의 박막 웨이퍼를 포함할 수 있다. 경화 단계 후에, TVC내의 진공 압력이 방출되며 FLAR 암(41)은 새로운 사이클을 시작한다.
FLAR 시스템(40)내에서 요구되는 물리적 위치설정을 달성하기 위하여 이용될 수 있는 많은 다른 배열 및 수단이 있을 수 있다. 다른 방법은 FLAR 암이 상방향 및 하방향으로 이동되고 그리고 회전되도록 하고 다음에 스테이션A 및 스테이션C가 상방향 및 하방향으로만 이동되도록 한다.
단계4:필로-리프 회로층 스택의 접합 에지의 슬라이싱 및 위치설정
이 제조 공정에서, 웨이퍼 스택은 도 9e에 도시된 것처럼 하나의 섹션 또는 여러 개의 섹션으로 슬라이싱된다. 접합 영역 외부의 과도한 접착제는 공지된 기술에 의하여 이 단계에서 제거될 것이다. 각각의 섹션은 그 에지상에 연마되어 MFT, 도 3 및 8c에 도시된 바와 같이, 스택이 다음의 박막 필름 와이어링 접합을 위하여 노출되도록 한다.
수직으로 적층된 박막 웨이퍼는 인접 웨이퍼사이의 UV-투과 에지 부분(10)을 따라 접합되기 때문에, 웨이퍼 스택은 도 9e에 도시된 바와 같이 선택된 라인을 따라 소위 3-D MFT 모듈이라고 하는 섹션으로 슬라이싱된다. 상기와 같은 섹션은 도 3에 도시된 바와 같이 단일 MFT 모듈로 추가로 다이싱될 수 있다. 슬라이싱 또는 다이싱된 섹션내의 각각의 회로층을 여기서 "필로-리프" 또는 "필로-리프(FL) 회로층"이라고 하는데, 그 이유는 그리스어로 "필로(fillo)로 정의되는 리프(leaf)와 같이 가용성을 가지기 때문에. 다이싱된 웨이퍼 스택(즉, MFT 모듈)내의 각각의 박막 웨이퍼(39)는 필로-리프 회로층(2)을 MFT 모듈에 제공한다. 특히, 각각의 필로-리프 회로층(2)의 회로는 도 9a에 도시된 웨이퍼 제조시에 500미크론 웨이퍼 위에 형성된다.
슬라이싱 및/또는 다이싱 할 때, 각각의 필로-리프 회로층 또는 엘리먼트(2)는 일반적으로 도 8a 및 8b에 도시된 배열과 같이 보일 것이다. 다이싱에 의하여, 방사선 투과 에지 부분(10)의 외부 에지(14)가 노출된다. 도 6에 가장 잘 도시된 바와 같이, 필로-리프 회로층 스택의 외부 에지(14)는 집합적으로 전기적으로 절연된 표면에서 노출되는 상호접속 라인(11)의 팁만으로 평탄한 면을 형성한다. 외부에지(14)가 다이싱 공정에 의하여 파손될 정도까지, 방사선 투과 에지 부분(10)에는 화학 기계적 또는 기타 수단에 의하여 화학 연마 단계가 적용되며, 이는 외부 에지(14)가 평탄하고 연마되도록 한다. 또한 연마 단계는 상호접속 라인(11)이 다음의 박막 필름 와이어링 접합을 위하여 노출되도록 하는데, 상기 박막 필름 와이어링은 도 8c 및 8e에 도시된 바와 같이 다음 제조 공정 단계에서 에지 부분(14)상에 증착될 것이다.
단계 5:필로-리프 회로층 스택의 연마되고 접합된 에지상에 박막 필름 와이어링 증착
도 8c에 개략적으로 도시된 바와 같이, 박막 필름 와이어링은 필로-리프 회로층 스택의 연마되고 접합된 에지(14)(도 6에 도시되고 앞에서 설명된)상에 증착되어, 필로-리프 회로층(2)과 상호연결하도록 하고 외부 접속을 형성한다(예를 들어, 가요성 콘넥터, 보드 등). 박막 필름 와이어링이 연마된 에지 부분(14)상에 증착되기 전에, 칩 상호접속(23)의 패턴은 세밀하게 사진에 의하여 보존되거나 또는 그 외의 방법으로 저장될 것이다. 여러 필로-리프 회로층사이에 일부 정렬 차가 발생할 수 있지만, 아주 작으며, 또한 박막 필름 와이어링 상에 일부 무작동 IC 칩이 있을 수 있다. 박막 필름 와이어링을 시작하기 전에, 이러한 보존된 상호접속 패턴은 주문형 와이어링 패턴을 위한 마스크를 발생시키기 위하여 이용되는데, 상기 주문형 와이어링 패턴은 웨이퍼 제조/조립 공정중에 발생되는 정렬 에러 및 무작동 칩을 조절하고 평가한다. 특히, 접합된 스택내의 각각의 층은 정렬 문제 때문에 서로에 대하여 시프트될 것이다. 로컬 와이어링은 칩 접속부의 모든 단면을 커버하며 정렬 에러를 보상하기 위하여 비규칙적인 패턴을 가진다.
위에서 생성된 주문형 와이어링 마스크를 이용하여, 박막 필름 와이어링은 연마된 에지 표면(14)을 포토리소그래픽 마스킹하고, 금속 필름의 박막 층을 증착하고 여러 층을 형성하기 위하여 레이저 빔 에칭 기술을 이용하여 상기 금속 필름 층을 에칭함으로써 연마된 에지 표면(14)상에 형성된다. 일반적으로, 다수의 박막 필름 와이어링 층은 설계되는 시스템에 요구되는 상호접속 수를 구현하기 위하여 증착된다. 자동 장치가 이러한 공정을 수행하기 위하여 이용될 수 있다. 일반적으로, 각각의 형성된 로컬 박막 필름 와이어링 패턴은 두 가지 기본적인 이유에 의하여 다르다. 첫 번째 이유는 웨이퍼 테스트 중에 계산된 다른 "수율" 때문에 소정 회로층은 이용가능한 것이지만, 다른 층은 이용가능하지 않다는 것이다. 두 번째 이유는 필로-리프 회로층의 각각의 스택이 정렬 에러를 가진다는 것이다. 주문제작된 와이어링 마스크 패턴을 이용하여 증착된 로컬 박막 필름 와이어링은 상기와 같은 정렬 문제뿐만 아니라 전술한 MSA 식별 문제도 해결할 것이다. 글로벌 박막 필름 와이어링은 이용가능한 어래이(즉, 필로-리프 회로층상의 액티브 회로)에 데이터 및/또는 전원 신호를 재전달하기 위하여 요구될 것이다. 박막 웨이퍼의 정렬이 단계 3중에 1μm의 정밀도로 얻어진다면, MSA 식별 문제만을 주문형 로컬 박막 필름 와이어링 패턴을 이용하여 해결하면 된다.
연마된 에지(14)상에 증착된 박막 필름 금속의 제 1상호접속층은 비아 홀(60)을 제외하고 절연 필름에 의하여 커버될 수 있다. 도 8c에 도시된 바와 같이, 납땜볼(61)은 커버되지 않은 비아 홀(60A)내에 형성되어 박막 필름와이어링(62)을 예를 들어 상호접속 케이블(4)상의 대응하는 납땜볼에 연결하도록 한다. 상호접속 케이블(4)의 기능은 제조된 MFT 모듈내의 각각의 필로-리프 회로층(2)에 모든 데이터, 어드레스 및 전원 라인을 제공하는 것이다. 접속을 확실히 하기 위하여, 추가의 박막 필름 와이어링층이 외부 표면 에지(14)상에 증착된 제 1상호접속층상에 절연 간격을 가지고 형성된다. 이러한 기술은 공지되어 있으며 여기서 상세히 설명하지 않는다. 선택적으로, 상호접속 케이블(4) 대신, 다수의 MFT 모듈(1)이 카드 또는 보드에 납땜되어 예를 들어 대규모의 병렬 데이터 프로세서 또는 유사한 디바이스를 형성하도록 할 수 있다.
상기 제조 공정은 예를 들어 도 3에 도시된 완전하게 제조된 MFT 모듈(1)을 형성하는데, 여기서 필로-리프 회로층(2)은 가요성을 가진다. 가요성 MFT 아키텍쳐에서, 필로-리프 회로층은 서로 접합된 상부 에지로부터 수직으로 매달려 있다. 특히, 필로-리프 회로층(2)은 가요성 때문에 냉각제 흐름에 의하여 분리될 수 있다. 도 3에서, 가요성 케이블(4)은 박막 필름층(62)을 외부 I/O에 연결한다. 본 발명의 패키징 시스템은 열 관리를 개선시켜 열을 제거할 기회를 제공하고, 신뢰성을 주며 그리고 갈라지는 문제를 극복한다. 이러한 가요성 MFT 모듈은 많은 프로세서가 병렬로 동작되어 많은 열을 발생할 때 이용된다. MFT 메모리 모듈은 훨씬 더 적은 열을 방산하며, 각각의 상기와 같은 메모리 모듈은 한번에 하나의 메모리층을 어드레스할 수 있다. 따라서, 도 3에 도시된 가요성 모듈 설계는 요구되지 않으며 대신 도 13에 도시된 단단한 MFT 모듈이 이용될 것이다. 도 13에 도시된 바와 같이, 다수의 3-D MFT 모듈은 TB 내지 PB 메모리를 형성하도록 패키지될 수있다.
본 발명의 일부 실시예에서, 필로-리프 회로층 스택을 접합하고 이 스택의 강도를 확실히 하기 위하여 하나 이상의 방사선 투과 에지 부분(10)을 이용하는 것이 바람직하다. 따라서, 예를 들어, 도 13에 도시된 설계처럼, 필로-리프 회로층(2)이 두 개의 대향하는 에지는 방사선 투과 에지 부분(10)과 통합된다. 상기와 같은 실시예에서, 필로-리프 회로층(2)은 필로-리프 회로층(2)사이에 냉각제가 흐르도록 충분히 분리되어야 한다. 상기와 같은 냉각제 흐름은 경화 단계가 완료될 때 경화되지 않거나 고정되지 않은 자외선 경화가능 물질이 필로-리프 회로층(2)사이에서 제거되기 때문에 가능하다.
상기 공정의 제조 단계는 바람직하게 여기에 설명된 특수한 도구의 인프라스트럭쳐를 이용하여 자동화된다.
전술한 바와 같이, 필로-리프 회로층(2)은 전기(또는 전자) 및 광(또는 광자) 신호 모두가 본 발명의 고밀도 패키징 기술에 이용되도록 하는 많은 상이한 물질로 이루어질 수 있다. 따라서, 실리콘 온 사파이어, 실리콘 및 광학 스위칭 디바이스를 가진 조지프슨 접합이 본 발명의 사상에서 벗어나지 않고 모듈(1)로 형성될 수 있다.
일반적인 배치에서, 모듈(1)은 일천개 정도의 필로-리프 회로층(2)을 포함할 수 있으며, 각각의 필로-리프 회로층(2)은 10x10mm의 치수를 가진다. 각각의 필로-리프 회로층(2)이 16메가바이트를 저장하는 메모리 어래이를 가진다면, 스택은 예를 들어 10cm3이하의 체적에 (1,000x4x16)=64기가바이트를 저장할 것이다.
도 13에서, 많은 MFT 모듈은 고성능 이용분야에 이용하기 위하여 서로 결합된다.
일반적으로, 본 발명의 MFT는 1μm 보다 우수한 정렬로 박막의 적층된 실리콘 웨이퍼를 가진다. IC 회로층의 수는 수천개가 될 것이며 이는 전례없는 회로 밀도를 얻도록 한다. 현재의 제안된 방법에 비하여, MFT는 100배 이상 회로 밀도를 증가시킬 것이다.
본 발명의 MFT 기술은 많은 응용분야를 가진다. 이중 하나는 16메가비트 DRAM 기술을 이용하고 8cm3이하의 체적에서 64기가바이트를 형성함으로써 MFT 전원을 집중시키는 1,000층 모듈을 형성하는 것이다. 수많은 다른 이용은 전술한 본 발명의 장점을 가지는 것을 고려할 수 있다.
전술한 본 발명의 여러 특징이 상세히 설명되었지만, 예시된 실시예에 대한 변형이 당업자에 의하여 쉽게 발생될 수 있다. 상기와 같은 모든 변형 및 변경은 첨부된 청구범위에 의하여 한정되는 본 발명의 범위 및 사상내에 있는 것으로 간주된다.

Claims (169)

  1. 모듈 서브어셈블리에 있어서,
    평탄면 및 전자기 방사선을 투과시키는 적어도 하나의 에지 부분을 가지는 엘리먼트;
    상기 평탄면과 병렬로 배치되며 상기 에지 부분과 간격을 가지는 다수의 액티브 회로 디바이스; 및
    상기 다수의 액티브 회로 디바이스의 일부로부터 연장되며 상기 적어도 하나의 에지 부분의 외부 에지에서 끝나는 인코딩 수단을 포함하는 것을 특징으로 하는 모듈 서브어셈블리.
  2. 제 1항에 있어서, 상기 엘리먼트는 반도체인 것을 특징으로 하는 모듈 서브어셈블리.
  3. 제 1항에 있어서, 상기 엘리먼트는 절연체인 것을 특징으로 하는 모듈 서브어셈블리.
  4. 제 1항에 있어서, 상기 엘리먼트는 절연체인 것을 특징으로 하는 모듈 서브어셈블리.
  5. 제 1항에 있어서, 상기 엘리먼트는 실리콘인 것을 특징으로 하는 모듈 서브어셈블리.
  6. 제 1항에 있어서, 상기 엘리먼트는 리튬 니오베이트로 만들어지는 것을 특징으로 하는 모듈 서브어셈블리.
  7. 제 1항에 있어서, 상기 액티브 회로 디바이스는 트랜지스터인 것을 특징으로 하는 모듈 서브어셈블리.
  8. 제 1항에 있어서, 상기 액티브 회로 디바이스는 메모리 셀인 것을 특징으로 하는 모듈 서브어셈블리.
  9. 제 1항에 있어서, 상기 액티브 회로 디바이스는 로직 회로인 것을 특징으로 하는 모듈 서브어셈블리.
  10. 제 1항에 있어서, 상기 액티브 회로 디바이스는 비교기 회로인 것을 특징으로 하는 모듈 서브어셈블리.
  11. 제 1항에 있어서, 상기 액티브 회로 디바이스는 스위칭가능 광 디바이스인 것을 특징으로 하는 모듈 서브어셈블리.
  12. 제 1항에 있어서, 상기 액티브 회로 디바이스는 광학 회로인 것을 특징으로 하는 모듈 서브어셈블리.
  13. 제 1항에 있어서, 상기 액티브 회로 디바이스는 조지프슨 접합 디바이스인 것을 특징으로 하는 모듈 서브어셈블리.
  14. 제 1항에 있어서, 상기 액티브 회로 디바이스는 상기 평탄면과 간격을 가지고 절연되도록 배치된 전기적으로 스위칭가능한 디바이스인 것을 특징으로 하는 모듈 서브어셈블리.
  15. 제 1항에 있어서, 상기 엘리먼트는 Ⅲ-Ⅴ 화합물 반도체 물질 및 이들의 혼합물로 이루어지는 것을 특징으로 하는 모듈 서브어셈블리.
  16. 제 1항에 있어서, 상기 엘리먼트는 갈륨비화물로 이루어지는 것을 특징으로 하는 모듈 서브어셈블리.
  17. 제 1항에 있어서, 상기 엘리먼트는 금속으로 이루어지는 것을 특징으로 하는 모듈 서브어셈블리.
  18. 제 1항에 있어서, 상기 에지 부분은 금속 산화물인 것을 특징으로 하는 모듈 서브어셈블리.
  19. 제 1항에 있어서, 상기 에지 부분은 실리콘 산화물인 것을 특징으로 하는 모듈 서브어셈블리.
  20. 제 1항에 있어서, 상기 에지 부분은 전자기 방사선을 투과하는 물질인 것을 특징으로 하는 모듈 서브어셈블리.
  21. 제 1항에 있어서, 상기 에지 부분은 자외선 방사선을 투과하는 물질인 것을 특징으로 하는 모듈 서브어셈블리.
  22. 제 1항에 있어서, 상기 에지 부분은 전자기 방사선을 투과하는 절연체인 것을 특징으로 하는 모듈 서브어셈블리.
  23. 제 1항에 있어서, 상기 엘리먼트의 하부로부터 연장되는 와플-철 형태의 형상을 가진 열 방산 금속 필름을 더 포함하는 것을 특징으로 하는 모듈 서브어셈블리.
  24. 제 1항에 있어서, 상기 엘리먼트의 하부로부터 연장되는 와플-철 형태의 형상을 가진 열 방산 금속 필름을 더 포함하는 것을 특징으로 하는 모듈 서브어셈블리.
  25. 제 1항에 있어서, 상기 엘리먼트 하부와 인접하도록 배치된 구리 필름을 더 포함하는 것을 특징으로 하는 모듈 서브어셈블리.
  26. 제 1항에 있어서, 상기 엘리먼트는 가요성인 것을 특징으로 하는 모듈 서브어셈블리.
  27. 제 1항에 있어서, 상기 엘리먼트는 단단한 것을 특징으로 하는 모듈 서브어셈블리.
  28. 제 1항에 있어서, 상기 인코딩 수단은 상기 다수의 액티브 회로 디바이스의 상기 부분으로부터 연장되며 상기 외부 에지에서 끝나는 적어도 한쌍의 인코더 라인을 포함하는 것을 특징으로 하는 모듈 서브어셈블리.
  29. 제 1항에 있어서, 상기 다수의 액티브 회로 디바이스의 상기 부분은 비교기 회로인 것을 특징으로 하는 모듈 서브어셈블리.
  30. 제 1항에 있어서, 상기 다수의 액티브 회로 디바이스의 상기 부분은 CMOS 디바이스인 것을 특징으로 하는 모듈 서브어셈블리.
  31. 제 1항에 있어서, 적어도 하나의 상기 에지 부분 및 상기 엘리먼트 위에서 상기 다수의 액티브 회로 디바이스중 적어도 하나로 연장되며 적어도 하나의 상기 에지 부분의 상기 외부 에지에서 끝나는 다수의 제 1어드레스 전송 라인을 더 포함하는 것을 특징으로 하는 모듈 서브어셈블리.
  32. 제 1항에 있어서, 적어도 다른 하나의 상기 에지 부분 위에서 상기 다수의 액티브 회로 디바이스중 적어도 다른 하나로 연장되며 적어도 하나의 상기 에지 부분의 상기 외부 에지에서 끝나는 다수의 제 2 데이터 및 전원 전송 라인을 더 포함하는 것을 특징으로 하는 모듈 서브어셈블리.
  33. 제 28항에 있어서, 적어도 한쌍의 인코더 라인에 수직으로 배치되고 상기 적어도 한쌍의 인코더 라인에 연결된 상기 외부 에지에 인접하게 배치되어 상기 다수의 액티브 회로 디바이스의 상기 부분의 디바이스중 적어도 하나를 인에이블 또는 디세이블 시키는 수단을 더 포함하는 것을 특징으로 하는 모듈 서브어셈블리.
  34. 제 28항에 있어서, 상기 인코더 라인은 금속으로 이루어지는 것을 특징으로 하는 모듈 서브어셈블리.
  35. 제 28항에 있어서, 상기 인코더 라인은 진하게 도핑된 실리콘으로 이루어지는 것을 특징으로 하는 모듈 서브어셈블리.
  36. 제 28항에 있어서, 상기 인코더 라인은 실리콘 산화물로 이루어지는 것을 특징으로 하는 모듈 서브어셈블리.
  37. 제 28항에 있어서, 상기 인코더 라인은 광학 전송 라인인 것을 특징으로 하는 모듈 서브어셈블리.
  38. 제 29항에 있어서, 상기 인코더 라인은 티타늄 이산화물로 이루어지는 것을 특징으로 하는 모듈 서브어셈블리.
  39. 제 29항에 있어서, 상기 외부 에지에서 상기 비교기 회로로 연장된 적어도 한쌍의 인코딩 라인 및 상기 적어도 한쌍의 인코더 라인에 수직으로 배치되고 상기 적어도 한쌍의 인코더 라인에 연결된 상기 외부 에지에 인접하게 배치되어 상기 다수의 액티브 회로 디바이스를 인에이블시키는 수단을 더 포함하는 것을 특징으로 하는 모듈 서브어셈블리.
  40. 제 31항에 있어서, 상기 어드레스 전송 라인은 전도성인 것을 특징으로 하는 모듈 서브어셈블리.
  41. 제 31항에 있어서, 상기 어드레스 전송 라인은 광섬유인 것을 특징으로 하는 모듈 서브어셈블리.
  42. 제 32항에 있어서, 상기 데이터 및 전원 전송 라인은 전도성인 것을 특징으로 하는 모듈 서브어셈블리.
  43. 제 32항에 있어서, 상기 데이터 및 전원 전송 라인은 광섬유인 것을 특징으로 하는 모듈 서브어셈블리.
  44. 제 33항에 있어서, 인에이블 또는 디세이블시키는 상기 수단은 상기 다수의 인코더 라인쌍중 적어도 한쌍을 상호연결하는 단락 스트랩인 것을 특징으로 하는 모듈 서브어셈블리.
  45. 제 33항에 있어서, 인에이블 또는 디세이블시키는 상기 수단은 상기 다수의 인코더 라인쌍중 적어도 한쌍을 상호연결하는 단락 스트랩인 것을 특징으로 하는 모듈 서브어셈블리.
  46. 3차원 모듈 어셈블리에 있어서,
    각각 평탄면 및 전자기 방사선을 투과시키는 적어도 하나의 에지 부분을 가지는 다수의 엘리먼트를 포함하는데, 상기 엘리먼트와 에지 부분은 스택에 정합하도록 배치되며, 상기 각각의 엘리먼트는 상기 평탄면과 병렬로 배치되며 상기 에지 부분과 간격을 가지는 다수의 액티브 회로 디바이스를 포함하며; 및
    상기 다수의 액티브 회로 디바이스의 일부로부터 연장되며 상기 각각의 엘리먼트의 상기 적어도 하나의 에지 부분의 외부 에지에서 끝나는 인코딩 수단을 포함하는 것을 특징으로 하는 3차원 모듈 어셈블리.
  47. 제 46항에 있어서, 상기 인코딩 수단은 상기 외부 에지에서 상기 다수의 액티브 디바이스의 상기 부분으로 연장되는 적어도 한쌍의 인코더 라인을 포함하는 것을 특징으로 하는 3차원 모듈 어셈블리.
  48. 제 46항에 있어서, 상기 인코딩 수단은 상기 외부 에지에서 상기 다수의 액티브 디바이스의 상기 부분으로 연장되는 적어도 한쌍의 인코더 라인을 포함하는 것을 특징으로 하는 3차원 모듈 어셈블리.
  49. 제 46항에 있어서, 상기 인코딩 수단은 상기 외부 에지에서 상기 다수의 액티브 디바이스의 상기 부분으로 연장된 적어도 한쌍의 인코딩 라인 및 상기 적어도 한쌍의 인코더 라인에 연결된 외부 에지에 수직으로 배치되고 상기 적어도 한쌍의 인코더 라인에 연결된 상기 외부 에지에 인접하게 배치되어 상기 다수의 액티브 디바이스의 상기 부분의 적어도 하나의 디바이스를 인에이블 또는 디세이블시키는 수단을 더 포함하는 것을 특징으로 하는 3차원 모듈 어셈블리.
  50. 제 46항에 있어서, 상기 다수의 액티브 디바이스의 상기 부분은 비교기 회로이며, 상기 인코딩 수단은 상기 외부 에지에서 상기 비교기 회로로 연장된 적어도 한쌍의 인코딩 라인 및 상기 적어도 한쌍의 인코더 라인에 연결된 외부 에지에 수직으로 배치되고 상기 적어도 한쌍의 인코더 라인에 연결된 상기 외부 에지에 인접하게 배치되어 상기 비교기의 디바이스중 적어도 하나를 인에이블 또는 디세이블시키는 수단을 더 포함하는 것을 특징으로 하는 3차원 모듈 어셈블리.
  51. 제 46항에 있어서, 상기 각각의 다수의 엘리먼트의 하부와 접촉하도록 배치된 열 방산 및 일정간격유지 엘리먼트를 더 포함하는 것을 특징으로 하는 3차원 모듈 어셈블리.
  52. 제 46항에 있어서, 상기 에지부분과 정합하는 상기 에지 부분쌍사이에 삽입되며 상기 인코딩 수단의 적어도 일부와 접촉하는 접합 수단을 더 포함하는 것을 특징으로 하는 3차원 모듈 어셈블리.
  53. 제 46항에 있어서, 상기 에지 부분과 상기 각각의 엘리먼트 위에서 상기 다수의 액티브 회로 디바이스중 적어도 하나로 연장되며 상기 에지 부분의 상기 외부 에지에서 끝나는 다수의 제 1어드레스 라인을 더 포함하는 것을 특징으로 하는 3차원 모듈 어셈블리.
  54. 제 46항에 있어서, 상기 각각의 상기 에지 부분 위에서 상기 다수의 액티브 회로 디바이스중 적어도 다른 하나로 연장되며 적어도 하나의 상기 에지 부분의 상기 외부 에지에서 끝나는 다수의 제 2 데이터 및 전원 전송 라인을 더 포함하는 것을 특징으로 하는 3차원 모듈 어셈블리.
  55. 제 46항에 있어서, 그 표면상에 상호접속부를 포함하는 상기 에지 부분의 상기 외부 에지 위에 배치된 적어도 하나의 단일층의 상호접속부를 더 포함하는 것을 특징으로 하는 3차원 모듈 어셈블리.
  56. 제 47항에 있어서, 상기 인코더 라인은 전도성인 것을 특징으로 하는 3차원 모듈 어셈블리.
  57. 제 47항에 있어서, 상기 인코더 라인은 광전송 라인인 것을 특징으로 하는 3차원 모듈 어셈블리.
  58. 제 49항에 있어서, 인에이블 또는 디세이블시키는 상기 수단은 상기 다수의 인코더 라인쌍중 적어도 한쌍을 상호연결하는 단락 스트랩인 것을 특징으로 하는 3차원 모듈 어셈블리.
  59. 제 49항에 있어서, 인에이블 또는 디세이블시키는 상기 수단은 상기 다수의 인코더 라인쌍중 적어도 한쌍을 상호연결하는 단락 스트랩인 것을 특징으로 하는 3차원 모듈 어셈블리.
  60. 제 52항에 있어서, 상기 접합 수단은 절연성인 자외선 경화가능 물질인 것을 특징으로 하는 3차원 모듈 어셈블리.
  61. 제 52항에 있어서, 상기 접합 수단은 절연성인 자외선광 경화가능 물질인 것을 특징으로 하는 3차원 모듈 어셈블리.
  62. 제 53항에 있어서, 상기 다수의 제 1어드레스 전송 라인은 전도성인 것을 특징으로 하는 3차원 모듈 어셈블리.
  63. 제 53항에 있어서, 상기 다수의 제 1어드레스 전송라인과 상호연결되며, 상기 다수의 제 1어드레스 전송 라인과 수직이며 상기 에지 부분의 상기 외부 에지의 적어도 한쌍위에서 연장되는 다수의 제 3 전송라인을 더 포함하는 것을 특징으로 하는 3차원 모듈 어셈블리.
  64. 제 53항에 있어서, 상기 다수의 제 1어드레스 전송 라인은 광전송 라인인 것을 특징으로 하는 3차원 모듈 어셈블리.
  65. 제 54항에 있어서, 상기 다수의 제 2데이터 및 전원 전송 라인은 전도성인 것을 특징으로 하는 3차원 모듈 어셈블리.
  66. 제 54항에 있어서, 상기 다수의 제 2데이터 및 전원 전송 라인은 광전송 라인인 것을 특징으로 하는 3차원 모듈 어셈블리.
  67. 제 53항에 있어서, 상기 다수의 제 2데이터 및 전원 전송라인과 상호연결되며, 상기 다수의 제 2데이터 및 전원 라인과 수직이며 상기 에지 부분의 상기 외부 에지의 적어도 한쌍위에서 연장되는 다수의 제 4 전송라인을 더 포함하는 것을 특징으로 하는 3차원 모듈 어셈블리.
  68. 제 55항에 있어서, 상기 적어도 하나의 상호접속층에 연결되며 상기 엘리먼트에 전기 신호와 전원을 공급하는 컨넥터 수단을 더 포함하는 것을 특징으로 하는 3차원 모듈 어셈블리.
  69. 대규모 필로-리프 회로층 기술 모듈을 형성하는 방법에 있어서,
    (a) 평탄면과 상기 평탄면과 병렬로 배치된 다수의 액티브 회로 디바이스를 가진 다수의 엘리먼트 및 상기 다수의 액티브 회로 디바이스는 상기 표면상의 상기엘리먼트의 에지로부터 상기 다수의 액티브 회로 디바이스의 적어도 일부분으로 연장되는 다수의 정보 전송 라인을 가지는 다수의 웨이퍼를 제조하는 단계;
    (c) 상기 엘리먼트의 에지 부분에서 전자기 방사선을 투광하는 윈도우를 한정하는 단계;
    (d) 공통 고정 기준점에 대하여 상기 웨이퍼중 하나를 정렬하는 단계;
    (e) 상기 웨이퍼중 하나 및 상기 웨이퍼중 상기 하나의 상기 윈도우상에 방사선 경화가능 물질을 유입시키는 단계;
    (f) 상기 기준점에 대하여 상기 웨이퍼중 다른 하나를 정렬시키고 이것을 상기 경화가능 물질 및 상기 웨이퍼의 상기 하나 위에 적층하는 단계;
    (g) 상기 다른 웨이퍼의 상기 윈도우와 정합하는 상기 경화가능 물질을 경화시키기 위하여 상기 다른 웨이퍼의 상기 윈도우를 통하여 전자기 방사선을 투과시키는 단계; 및
    (h) 상기 엘리먼트의 상기 에지 부분에 접합된 n개 웨이퍼의 스택을 형성하도록 상기 단계들을 n번 반복하는 단계를 포함하는 것을 특징으로 하는 방법.
  70. 제 69항에 있어서, 상기 제조 단계는 두께를 감소시키기 위하여 상기 웨이퍼의 하부를 연마하는 단계를 포함하는 것을 특징으로 하는 방법.
  71. 제 69항에 있어서, 상기 윈도우를 한정하는 단계는 상기 엘리먼트의 에지 부분을 제외하고 상기 엘리먼트의 하부에 열 방산 부재를 형성하는 단계를 포함하는것을 특징으로 하는 방법.
  72. 제 69항에 있어서, 상기 윈도우를 한정하는 단계는 상기 엘리먼트의 에지 부분을 제외하고 상기 엘리먼트의 하부에 열 방산 부재를 형성하는 단계, 상기 에지 부분이 노출되도록 상기 열 방산 부재를 마스킹하는 단계 및 이들이 투명하게 되도록 상기 에지 부분을 산화시키는 단계를 포함하는 것을 특징으로 하는 방법.
  73. 제 69항에 있어서, 상기 에지 부분에 접합된 n-엘리먼트의 다수 스택을 형성하도록 상기 n개 웨이퍼의 상기 스택을 다이싱하는 상기 단계를 더 포함하는 것을 특징으로 하는 방법.
  74. 제 69항에 있어서, 상기 웨이퍼, 상기 엘리먼트 및 상기 회로 디바이스는 반도체 물질로 만들어지는 것을 특징으로 하는 방법.
  75. 제 69항에 있어서, 상기 웨이퍼 및 상기 엘리먼트는 사파이어로 만들어지며, 상기 회로 디바이스는 반도체 물질로 만들어지는 것을 특징으로 하는 방법.
  76. 제 69항에 있어서, 상기 웨이퍼 및 상기 엘리먼트는 절연체로 만들어지며, 상기 회로 디바이스는 반도체 물질로 만들어지는 것을 특징으로 하는 방법.
  77. 제 69항에 있어서, 상기 웨이퍼 및 상기 엘리먼트는 광 형태로 정보를 전파할 수 없는 물질로 만들어지며, 상기 회로 디바이스는 광 형태로 정보를 전파할 수 있는 물질로 만들어지는 것을 특징으로 하는 방법.
  78. 제 69항에 있어서, 상기 엘리먼트는 반도체인 것을 특징으로 하는 방법.
  79. 제 69항에 있어서, 상기 엘리먼트는 사파이어인 것을 특징으로 하는 방법.
  80. 제 69항에 있어서, 상기 엘리먼트는 절연체인 것을 특징으로 하는 방법.
  81. 제 69항에 있어서, 상기 엘리먼트는 실리콘인 것을 특징으로 하는 방법.
  82. 제 69항에 있어서, 상기 엘리먼트는 리튬 니오베이트로 만들어지는 것을 특징으로 하는 방법.
  83. 제 69항에 있어서, 상기 액티브 회로 디바이스는 트랜지스터인 것을 특징으로 하는 방법.
  84. 제 69항에 있어서, 상기 액티브 회로 디바이스는 메모리 셀인 것을 특징으로 하는 방법.
  85. 제 69항에 있어서, 상기 액티브 회로 디바이스는 로직 회로인 것을 특징으로 하는 방법.
  86. 제 69항에 있어서, 상기 액티브 회로 디바이스는 스위칭가능 광학 디바이스인 것을 특징으로 하는 방법.
  87. 제 69항에 있어서, 상기 액티브 회로 디바이스는 광학 회로인 것을 특징으로 하는 방법.
  88. 제 69항에 있어서, 상기 액티브 회로 디바이스는 조지프슨 접합 디바이스인 것을 특징으로 하는 방법.
  89. 제 69항에 있어서, 상기 액티브 회로 디바이스는 상기 평탄면과 절연되도록 일정간격으로 배치된 스위칭가능 디바이스인 것을 특징으로 하는 방법.
  90. 제 69항에 있어서, 상기 엘리먼트는 Ⅲ-Ⅴ화합물 반도체 물질 및 이들의 혼합물로 만들어지는 것을 특징으로 하는 방법.
  91. 제 69항에 있어서, 상기 엘리먼트는 갈륨 비화물로 만들어지는 것을 특징으로 하는 방법.
  92. 제 69항에 있어서, 상기 엘리먼트는 금속인 것을 특징으로 하는 방법.
  93. 제 69항에 있어서, 상기 에지 부분은 금속 산화물인 것을 특징으로 하는 방법.
  94. 제 69항에 있어서, 상기 윈도우는 실리콘 산화물인 것을 특징으로 하는 방법.
  95. 제 69항에 있어서, 상기 윈도우는 전자기 방사선을 투과시키는 물질인 것을 특징으로 하는 방법.
  96. 제 69항에 있어서, 상기 윈도우는 자외선 방사선을 투과시키는 물질인 것을 특징으로 하는 방법.
  97. 제 69항에 있어서, 상기 윈도우는 전자기 방사선을 투과시키는 절연체인 것을 특징으로 하는 방법.
  98. 제 69항에 있어서, 상기 다수의 액티브 회로 디바이스의 상기 부분은 비교기회로인 것을 특징으로 하는 방법.
  99. 제 69항에 있어서, 상기 액티브 회로 디바이스는 CMOS 디바이스인 것을 특징으로 하는 방법.
  100. 제 69항에 있어서, 상기 라인은 금속으로 만들어진 것을 특징으로 하는 방법.
  101. 제 69항에 있어서, 상기 라인은 진하게 도핑된 실리콘으로 만들어진 것을 특징으로 하는 방법.
  102. 제 69항에 있어서, 상기 라인은 실리콘 산화물로 패시베이션되는 것을 특징으로 하는 방법.
  103. 제 69항에 있어서, 상기 라인은 광전송 라인인 것을 특징으로 하는 방법.
  104. 제 69항에 있어서, 상기 라인은 티타늄 이산화물로 만들어진 것을 특징으로 하는 방법.
  105. 제 70항에 있어서, 상기 연마 단계는 상기 웨이퍼를 화학 기계적으로 연마하는 단계를 포함하는 것을 특징으로 하는 방법.
  106. 제 71항에 있어서, 상기 열 방산 부재는 와플 철 형태 형상을 가진 금속 필름인 것을 특징으로 하는 방법.
  107. 제 73항에 있어서, 상기 엘리먼트는 가요성인 것을 특징으로 하는 방법.
  108. 제 73항에 있어서, 상기 다수의 정보 전송 라인의 단부를 노출하기 위하여 상기 엘리먼트의 상기 에지를 연마하는 단계를 더 포함하는 것을 특징으로 하는 방법.
  109. 제 108항에 있어서, 상기 각각의 엘리먼트상의 적어도 한쌍의 정보 라인의 단부와 독특한 어드레스를 스트랩핑하는 단계를 더 포함하는 것을 특징으로 하는 방법.
  110. 제 108항에 있어서, 상기 엘리먼트를 인코딩하고 상기 다수의 라인중 나머지를 접촉하도록 상기 다수의 라인중 적어도 한쌍을 동시에 단락시키기 위하여 상기 마스크를 통하여 상기 에지에 금속을 증착시키는 단계를 더 포함하는 것을 특징으로 하는 방법.
  111. 제 108항에 있어서, 상기 엘리먼트를 인코딩하고 상기 다수의 라인중 나머지를 접촉하도록 상기 다수의 라인중 적어도 한쌍을 동시에 단락시키기 위하여 상기 에지에 금속을 형성하는 단계를 더 포함하는 것을 특징으로 하는 방법.
  112. 제 109항에 있어서, 상기 스트랩핑 단계는 상기 각각의 엘리먼트상의 적어도 한쌍의 정보 전송 라인의 단부를 단락시키는 단계를 포함하는 것을 특징으로 하는 방법.
  113. 3차원 패키징 방법에 있어서,
    (a) 다수의 집적 회로층을 서로 적층하는 단계; 및
    (b) 대규모 필로-리프 회로층 모듈을 형성하기 위하여 단부를 따라 집적 회로층을 접합시키는 단계를 포함하는 것을 특징으로 하는 방법.
  114. 다층 집적 회로(IC)를 위한 3차원 패키지;
    로직 회로 또는 메모리 어래이 형태로 집적 회로가 배치되는 다수의 가요성 또는 단단한 반도체 IC 층; 및
    최소한의 와이어링 라인 수를 이용하여 상기 다수의 IC 회로층중 선택된 회로층을 어드레싱하는 IC 칩 선택 수단을 포함하는 것을 특징으로 하는 3차원 패키지.
  115. 제 114항에 있어서, 상기 다수의 IC 층은 2N개의 IC 층을 포함하며, 상기 최소한의 어드레스 라인 수는 N개의 와이어링 라인인 것을 특징으로 하는 3차원 패키지.
  116. 다층 집적 회로(IC)를 위한 3차원 패키지를 제조하는 방법에 있어서,
    (a) 각각 집적 회로(IC)가 형성된 다수의 반도체 웨이퍼를 형성하는 방법을 포함하는데, 상기 각각의 IC는 모든 접속이 끝나는 에지 영역 및 접착제 경화 방사선이 통과될 수 있는 방사선 투과 영역을 가지며;
    (b) 각각의 상기 웨이퍼가 20미크론 또는 그이상의 두께를 가진 회로층을 가질 때까지 상기 웨이퍼를 박막화하는 단계;
    (c) 상기 박막 웨이퍼에 방사선 경화가능 접착제를 부착하는 단계;
    (d) 상기 박막 웨이퍼를 정렬하는 단계;
    (e) 상기 박막 웨이퍼를 적층하는 단계; 및
    (f) 상기 접착제 경화가능 방사선을 경화시키고 상기 방사선 투과 영역을 따라서만 서로 상기 박막 웨이퍼를 접합시키도록 상기 방사선 투과 영역을 통하여 접착제 경화가능 방사선을 투과시키는 단계를 포함하는 것을 특징으로 방법.
  117. 제116항에 있어서,
    모듈이 상기 에지 영역을 따라 접합된 가요성 IC층을 포함하도록 상기 방사선 투과 영역을 따라 박막 웨이퍼의 접합된 스택을 슬라이싱하는 단계;
    평탄한 표면을 따라 상기 에지 영역을 노출시키도록 상기 모듈을 연마시키는 단계; 및
    단일의 독특한 어드레스를 이용하여 상기 IC가 어드레스될 수 있도록 상기 평탄한 에지 표면을 따라 박막 필름 와이어링 접속부를 형성하는 단계를 더 포함하는 것을 특징으로 방법.
  118. 다층 IC 패키지에 있어서,
    공통 에지 표면을 따라 서로 적층되고 접합된 다수의 IC 층; 및
    최소한의 상호접속 라인 수 및 가장 짧은 전파 지연을 이용하여 상기 IC 층을 어드레싱하는 수단을 포함하는 것을 특징으로 하는 다층 IC 패키지.
  119. 제 118항에 있어서, 상기 각각의 IC 층은 가요성이며 캔틸레버 형태로 상기 공통 에지 표면으로부터 연장되는 것을 특징으로 하는 다층 IC 패키지.
  120. 119항에 있어서, 상기 IC 층은 환경과 열 교환을 향상시키도록 기판 부분 위에 형성된 열 전도 구조를 더 포함하는 것을 특징으로 하는 다층 IC 패키지.
  121. 방사선 투과 에지 부분을 가지는 IC 칩을 가지는 다수의 박막 웨이퍼를 핸들링하고, 적층하고 정렬하는 장치에 있어서,
    상기 박막 웨이퍼 공급부로부터 박막 웨이퍼를 습득하는 수단;
    상기 습득한 박막 웨이퍼를 미리 설정된 수의 스테이션중 하나의 (x, y) 위치로 이동시키는 수단;
    상기 습득한 박막 웨이퍼의 바닥면 위에 방사선 경화가능 접착제를 부착하는 수단;
    정렬 에러의 축적을 방지하기 위하여 공통 기준 시스템을 기초로, 접합될 웨이퍼 스택 위에 배치된 박막 웨이퍼 위에서 수행된 정렬 마크를 이용하여 상기 습득한 박막 웨이퍼를 정렬하는 수단; 및
    상기 각각의 IC 칩과 관련된 방사선 투과 에지 부분과 공간적으로 정합되는 영역에서 상기 박막 웨이퍼에 부착된 방사선 경화가능 접착제를 경화시키기 위하여 상기 정렬된 박막 웨이퍼의 스택을 통하여 방사선을 전달하는 수단을 포함하는 것을 특징으로 하는 장치.
  122. 제 121항에 있어서,
    접합된 IC 칩의 다수의 스택을 형성하도록 접합된 웨이퍼의 스택을 슬라이싱하는 수단을 더 포함하며, 상기 스택의 상기 각각의 IC 칩층은 공통 에지 표면을 따라 접합되는 것을 특징으로 하는 장치.
  123. 제 122항에 있어서,
    상기 공통 에지 표면을 연마하는 수단; 및
    상기 접합된 스택의 상기 IC 회로층을 인코딩하여 최소한의 접속 라인 수를 이용하여 상기 인코딩된 IC 회로층중 적어도 하나 위의 상기 IC 칩을 무작위로 어드레싱할 수 있도록 상기 공통 에지 표면을 따라 박막 필름 금속 접속부를 형성하는 수단을 더 포함하는 것을 특징으로 하는 장치.
  124. 다수의 집적 회로를 가지는 다수의 박막 웨이퍼를 핸들링하고, 적층하고, 정렬하는 방법에 있어서,
    (a) 상기 박막 웨이퍼의 공급부로부터 박막 웨이퍼를 습득하는 단계;
    (b) 상기 습득된 박막 웨이퍼를 미리 설정된 수의 스테이션중 하나 위의 (x, y) 위치로 이동시키는 단계;
    (c) 상기 습득한 박막 웨이퍼의 바닥면 위에 방사선 경화가능 접착제를 부착하는 단계;
    (d) 정렬 에러의 축적을 방지하기 위하여 공통 기준 시스템을 기초로, 접합될 웨이퍼 스택 위에 배치된 박막 웨이퍼 위에서 수행된 정렬 마크를 이용하여 상기 습득한 박막 웨이퍼를 정렬하는 단계; 및
    (e) 상기 각각의 IC 칩과 관련된 방사선 투과 에지 부분과 공간적으로 정합되는 영역에서 상기 박막 웨이퍼에 부착된 방사선 경화가능 접착제를 경화시키기 위하여 상기 정렬된 박막 웨이퍼의 스택을 통하여 방사선을 전달하는 단계를 포함하는 것을 특징으로 하는 방법.
  125. 제 124항에 있어서, 접합된 IC 칩의 다수의 스택을 형성하도록 접합된 웨이퍼의 스택을 슬라이싱하는 단계를 더 포함하며, 상기 스택의 상기 각각의 IC 칩층은 공통 에지 표면을 따라 접합되는 것을 특징으로 하는 방법.
  126. 제 122항에 있어서,
    상기 공통 에지 표면을 연마하는 단계; 및
    상기 접합된 스택의 상기 IC 회로층을 인코딩하여 최소한의 접속 라인 수를 이용하여 상기 인코딩된 IC 회로층중 적어도 하나 위의 상기 IC 칩을 무작위로 어드레싱할 수 있도록 상기 공통 에지 표면을 따라 박막 필름 금속 접속부를 형성하는 단계를 더 포함하는 것을 특징으로 하는 방법.
  127. 모듈 서브어셈블리에 있어서,
    평탄면 및 전자기 방사선을 투과시키는 적어도 하나의 에지 부분을 가지는 엘리먼트; 및
    상기 평탄면과 병렬로 배치되며 상기 에지 부분과 간격을 가지는 다수의 액티브 회로 디바이스를 포함하는 것을 특징으로 하는 모듈 서브어셈블리.
  128. 제 127항에 있어서, 상기 다수의 액티브 회로 디바이스의 일부로부터 연장되며 상기 적어도 하나의 에지 부분의 외부 에지에서 끝나는 인코딩 수단을 더 포함하는 것을 특징으로 하는 모듈 서브어셈블리.
  129. 제 127항에 있어서, 상기 엘리먼트는 반도체인 것을 특징으로 하는 모듈 서브어셈블리.
  130. 제 127항에 있어서, 상기 엘리먼트는 절연체인 것을 특징으로 하는 모듈 서브어셈블리.
  131. 제 127항에 있어서, 상기 엘리먼트는 절연체인 것을 특징으로 하는 모듈 서브어셈블리.
  132. 제 127항에 있어서, 상기 엘리먼트는 실리콘인 것을 특징으로 하는 모듈 서브어셈블리.
  133. 제 127항에 있어서, 상기 엘리먼트는 리튬 니오베이트로 만들어지는 것을 특징으로 하는 모듈 서브어셈블리.
  134. 제 127항에 있어서, 상기 액티브 회로 디바이스는 트랜지스터인 것을 특징으로 하는 모듈 서브어셈블리.
  135. 제 127항에 있어서, 상기 액티브 회로 디바이스는 메모리 셀인 것을 특징으로 하는 모듈 서브어셈블리.
  136. 제 127항에 있어서, 상기 액티브 회로 디바이스는 로직 회로인 것을 특징으로 하는 모듈 서브어셈블리.
  137. (삭제)
  138. (삭제)
  139. (삭제)
  140. 제 127항에 있어서, 상기 액티브 회로 디바이스는 비교기 회로인 것을 특징으로 하는 모듈 서브어셈블리.
  141. 제 127항에 있어서, 상기 액티브 회로 디바이스는 스위칭가능 광 디바이스인 것을 특징으로 하는 모듈 서브어셈블리.
  142. 제 127항에 있어서, 상기 액티브 회로 디바이스는 광학 회로인 것을 특징으로 하는 모듈 서브어셈블리.
  143. 제 127항에 있어서, 상기 액티브 회로 디바이스는 조지프슨 접합 디바이스인 것을 특징으로 하는 모듈 서브어셈블리.
  144. 제 127항에 있어서, 상기 액티브 회로 디바이스는 상기 평탄면과 간격을 가지고 절연되도록 배치된 전기적으로 스위칭가능한 디바이스인 것을 특징으로 하는 모듈 서브어셈블리.
  145. 제 127항에 있어서, 상기 엘리먼트는 Ⅲ-Ⅴ 화합물 반도체 물질 및 이들의 혼합물로 이루어지는 것을 특징으로 하는 모듈 서브어셈블리.
  146. 제 127항에 있어서, 상기 엘리먼트는 갈륨비화물로 이루어지는 것을 특징으로 하는 모듈 서브어셈블리.
  147. 제 127항에 있어서, 상기 엘리먼트는 금속으로 이루어지는 것을 특징으로 하는 모듈 서브어셈블리.
  148. 제 127항에 있어서, 상기 에지 부분은 금속 산화물인 것을 특징으로 하는 모듈 서브어셈블리.
  149. 제 127항에 있어서, 상기 에지 부분은 실리콘 산화물인 것을 특징으로 하는모듈 서브어셈블리.
  150. 제 127항에 있어서, 상기 에지 부분은 전자기 방사선을 투과하는 물질인 것을 특징으로 하는 모듈 서브어셈블리.
  151. 제 127항에 있어서, 상기 에지 부분은 자외선 방사선을 투과하는 물질인 것을 특징으로 하는 모듈 서브어셈블리.
  152. 제 127항에 있어서, 상기 에지 부분은 전자기 방사선을 투과하는 절연체인 것을 특징으로 하는 모듈 서브어셈블리.
  153. 제 127항에 있어서, 상기 엘리먼트의 하부로부터 연장되는 와플-철 형태의 형상을 가진 열 방산 금속 필름을 더 포함하는 것을 특징으로 하는 모듈 서브어셈블리.
  154. 제 127항에 있어서, 상기 엘리먼트의 하부로부터 연장되는 와플-철 형태의 형상을 가진 열 방산 금속 필름을 더 포함하는 것을 특징으로 하는 모듈 서브어셈블리.
  155. 제 127항에 있어서, 상기 엘리먼트 하부와 인접하도록 배치된 구리 필름을더 포함하는 것을 특징으로 하는 모듈 서브어셈블리.
  156. 제 127항에 있어서, 상기 엘리먼트는 가요성인 것을 특징으로 하는 모듈 서브어셈블리.
  157. 제 127항에 있어서, 상기 엘리먼트는 단단한 것을 특징으로 하는 모듈 서브어셈블리.
  158. 제 127항에 있어서, 상기 인코딩 수단은 상기 다수의 액티브 회로 디바이스의 상기 부분으로부터 연장되며 상기 외부 에지에서 끝나는 적어도 한쌍의 인코더 라인을 포함하는 것을 특징으로 하는 모듈 서브어셈블리.
  159. 제 127항에 있어서, 상기 다수의 액티브 회로 디바이스의 상기 부분은 비교기 회로인 것을 특징으로 하는 모듈 서브어셈블리.
  160. 제 127항에 있어서, 상기 다수의 액티브 회로 디바이스의 상기 부분은 CMOS 디바이스인 것을 특징으로 하는 모듈 서브어셈블리.
  161. 제 127항에 있어서, 적어도 하나의 상기 에지 부분 및 상기 엘리먼트 위에서 상기 다수의 액티브 회로 디바이스중 적어도 하나로 연장되며 적어도 하나의 상기에지 부분의 상기 외부 에지에서 끝나는 다수의 제 1어드레스 전송 라인을 더 포함하는 것을 특징으로 하는 모듈 서브어셈블리.
  162. 제 127항에 있어서, 적어도 다른 하나의 상기 에지 부분 위에서 상기 다수의 액티브 회로 디바이스중 적어도 다른 하나로 연장되며 적어도 하나의 상기 에지 부분의 상기 외부 에지에서 끝나는 다수의 제 2 데이터 및 전원 전송 라인을 더 포함하는 것을 특징으로 하는 모듈 서브어셈블리.
  163. 제 158항에 있어서, 적어도 한쌍의 인코더 라인에 수직으로 배치되고 상기 적어도 한쌍의 인코더 라인에 연결된 상기 외부 에지에 인접하게 배치되어 상기 다수의 액티브 회로 디바이스의 상기 부분의 디바이스중 적어도 하나를 인에이블 또는 디세이블시키는 수단을 더 포함하는 것을 특징으로 하는 모듈 서브어셈블리.
  164. 제 158항에 있어서, 상기 인코더 라인은 금속으로 이루어지는 것을 특징으로 하는 모듈 서브어셈블리.
  165. 제 158항에 있어서, 상기 인코더 라인은 진하게 도핑된 실리콘으로 이루어지는 것을 특징으로 하는 모듈 서브어셈블리.
  166. 제 158항에 있어서, 상기 인코더 라인은 실리콘 산화물로 이루어지는 것을특징으로 하는 모듈 서브어셈블리.
  167. 제 158항에 있어서, 상기 인코더 라인은 광학 전송 라인인 것을 특징으로 하는 모듈 서브어셈블리.
  168. 제 159항에 있어서, 상기 인코더 라인은 티타늄 이산화물로 이루어지는 것을 특징으로 하는 모듈 서브어셈블리.
  169. 제 159항에 있어서, 상기 외부 에지에서 상기 비교기 회로로 연장된 적어도 한쌍의 인코딩 라인 및 상기 적어도 한쌍의 인코더 라인에 수직으로 배치되고 상기 적어도 한쌍의 인코더 라인에 연결된 상기 외부 에지에 인접하게 배치되어 상기 다수의 액티브 회로 디바이스를 인에이블시키는 수단을 더 포함하는 것을 특징으로 하는 모듈 서브어셈블리.
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