DE4020195C2 - Verfahren zur Vereinzelung von Halbleiterchips - Google Patents

Description

Die Erfindung betrifft ein Verfahren zur Vereinzelung von Halbleiterchips aus einem Halbleiterwafer.

Auf dem Gebiet der Herstellung von Halbleiterchips ist es bekannt, daß ein Halbleiterwafer, in welchem eine Matrixanordnung von Bereichen mit elektronischen Elementen hergestellt sind, einem Vereinzelungs- oder Trennprozeß unterworfen wird. Bei diesem Prozeß wird der Halbleiterwafer in eine Vielzahl von Halbleiterchips geschnitten, die jeweils einen Bereich mit elektronischen Elementen aufweisen.

Aus der GB 15 89 733 ist ein Verfahren bekannt, nach welchem man auf einem Halbleiterwafer hergestellte Halbleiterchips vereinzeln bzw. aus dem Wafer heraustrennen kann. Dies wird im folgenden anhand der Figuren 6 und 7 erläutert.

Fig. 6A zeigt einen Teilschnitt zur Erläuterung eines Halblei­ terwafers, bei dem eine Matrixanordnung von Bereichen 20 mit elektronischen Elementen auf der einen Hauptfläche eines Halb­ leitersubstrats 1 ausgebildet worden ist, und diese Fig. 6A entspricht einem Schnitt längs der Linie 6A-6A in Fig. 7A, die eine Teildraufsicht eines Halbleiterwafers zeigt. Jeder der Bereiche 20 mit elektronischen Elementen weist einen ak­ tiven Bereich 2 mit mindestens einem elektronischen Element sowie eine Siliziumoxidschicht 4 auf, welche den aktiven Be­ reich 2 bedeckt.

Der Ausdruck "aktiver Bereich" wird hierbei als allgemeiner Ausdruck für eine Komponente verwendet, die sich auf den Be­ trieb des elektronischen Elementes bezieht. Dabei kann es sich um eine Komponente mit pn-Übergang, einen MOS-Aufbau und/oder andere Konstruktionen und Komponenten handeln. In den verschiedenen Figuren der Zeichnung sind ohne Unterscheidung dieser verschiedenen Elemente lediglich allgemein aktive Be­ reiche 2 dargestellt.

Eine Siliziumnitridschicht 10 wird als Passivierungsschicht auf der Oberseite von jeder Siliziumoxidschicht 4 ausgebildet. Ferner wird eine Trennzone oder Vereinzelungslinie 5 zwischen benachbarten Siliziumoxidschichten 4 vorgesehen, um die Berei­ che 20 mit elektronischen Elementen voneinander zu trennen und einen Zwischenraum zum Zerschneiden und Vereinzeln zu bilden.

Wie in der Teildraufsicht des Halbleiterwafers in Fig. 7B so­ wie der Schnittansicht in Fig. 6B längs der Linie 6B-6B in Fig. 7B dargestellt, umfaßt der Vereinzelungsprozeß einen Schritt zur Bildung einer Nut 14 zum Trennen längs der Trenn­ zone 5 in dem Halbleitersubstrat 1. Der Halbleiterwafer wird dann in eine Vielzahl von Halbleiterchips längs der Nuten 14 in den Trennzonen 5 geschnitten, so daß die jeweiligen Berei­ che 20 mit elektronischen Elementen der Vielzahl von Chips zu­ geordnet ist.

Als Verfahren für eine solche Vereinzelung werden mechanische Vereinzelungsverfahren unter Verwendung eines rotierenden Mes­ sers oder eines Diamant-Ritzgerätes sowie nicht-mechanische Verfahren unter Verwendung eines Laser-Schneidgerätes oder dergleichen verwendet. Insbesondere bei mechanischen Vereinze­ lungsverfahren werden häufig Risse oder Sprünge 50 in dem Halb­ leitersubstrat 1 hervorgerufen, die sich von der zum Schneiden verwendeten Nut 14 zu dem Bereich 20 mit elektronischen Elemen­ ten erstrecken, da mechanische Vibrationen und Schneidbeanspru­ chungen auf den Halbleiterwafer wirken.

Wenn derartige Risse oder Sprünge 50 den aktiven Bereich 2 er­ reichen, so besteht die Gefahr, daß der Halbleiterchip als de­ fekter Chip weggeworfen werden muß. Infolgedessen kann die Aus­ beute beim Vereinzelungsverfahren kaum verbessert werden, was zu höheren Kosten bei den Halbleiterchips und somit bei den resultierenden Halbleiteranordnungen aus solchen Halbleiter­ chips führt. Außerdem können derartige Risse und Sprünge die Zuverlässigkeit von solchen Halbleiteranordnungen stark beein­ trächtigen.

Aus der FR 23 41 205 ist es bekannt, daß man bessere Ergebnisse beim Trennen der einzelnen Halbleiterchips dann erzielen kann, wenn man zwischen jeweils zwei Bereichen mit elektronischen Elementen zwei nebeneinander liegende Nuten einbringt, diese mit Glas füllt und den Wafer zwischen den Nuten derart durchsägt, daß der zwischen den Nuten liegende Halbleitersubstratbereich vollständig wegfällt, Teile der Glasfüllung jedoch übrigbleiben. Dieses Verfahren verschwendet jedoch große Flächen des Halbleitersubstrates und kann darüber hinaus zu Rissen der oben beschriebenen Art führen.

Aus der JP 60-253241 (A) ist ein Vereinzelungsverfahren bekannt, bei dem ein schmaler Isolationsstreifen, dessen Breite kleiner ist als die Breite einer Trennungslinie, zentral in der Trennungslinie, die zwischen den zu vereinzelnden Chips verläuft, angeordnet wird. Damit soll die Gefahr der Bildung von Rissen oder Sprüngen, die in die einzelnen Chips hineinreichen, vermindert werden.

In der JP 58-197743 (A) ist ein Herstellungsverfahren für eine Halbleitervorrichtung beschrieben, bei der zur Vermeidung eines in das Halbleitersubstrat hineinreichenden Risses oder Sprunges an den Rändern von Trennungslinien Schlitze vorgesehen sind. Diese Maßnahme soll unter anderem eine Fortsetzung eines eventuell auftretenden Risses oder Sprunges in einer auf dem Halbleiterwafer aufgebrachten Schicht über die Schlitze hinaus vermeiden.

Aus der JP 56-103447 (A) ist ein Vereinzelungsverfahren für Halbleiterwafer bekannt, bei dem zur Verhinderung eines fortschreitenden Risses oder Sprunges im Substrat Stufen entlang einer Trennlinie oder eine Schicht einer anderen Substanz auf der Trennlinie bzw. einer Trennausnehmung vorgesehen werden.

In der JP 63-228640 (A) ist ein Halbleiterwafer beschrieben, auf dessen Oberfläche, im Bereich von Trennlinien, eine Metallschicht aufgebracht wird. Nachdem eine auf dem ganzen Substrat aufgebrachte Schicht weggeätzt worden ist, wird die Metallschicht durchtrennt.

Ein Verfahren der gattungsgemäßen Art ist aus der JP 62-26838 (A) bekannt. Das darin beschriebene Verfahren umfaßt bei der Vereinzelung von Halbleiterchips aus einem Halbleiterwafer die Schritte:

• - Ausbilden von Isolierschichten, welche Bauelementbereiche überdecken, wobei Bauelementbereich voneinander durch eine Trennzone auf einer Hauptfläche eines Halbleitersubstrates getrennt sind;
• - Ausbilden einer streifenförmigen Isolierschicht, die in einem mittleren Bereich der Trennzone verläuft, so daß Spalten zwischen der streifenförmigen Isolierschicht und den die Bauelementbereiche überdeckenden Isolierschichten gebildet werden;
• - Ausbilden von Nuten in der Hauptfläche des Halbleitersubstrates innerhalb der Trennzone;
• - Schneiden des Halbleiterwafers entlang von Schnittlinien, die innerhalb der Trennzonen zwischen jeweils der zweiten und der dritten Nut liegen;

Die Nuten in der Trennzone sollen verhindern, daß die einzelnen Halbleiterchips bei deren Vereinzelung nicht beschädigt werden. Insbesondere sollen Risse und Sprünge in die aktiven Bereiche der Halbleiterchips verhindert werden.

Allen oben genannten Verfahren oder Halbleiterwafern haftet jedoch der Nachteil an, daß bei der Vereinzelung der Halbleiterchips die Häufigkeit eines sich in den aktiven Bereich hinein erstreckenden Risses oder Sprunges zu hoch und damit dieses Problem nicht zur Zufriedenheit gelöst ist.

Aufgabe der Erfindung ist es daher, das oben genannte Verfahren dahingehend zu verbessern, daß eine größere Sicherheit bei der Vereinzelung von Halbleiterchips erzielbar ist, wobei die Gefahr einer Beschädigung einzelner Halbleiterchips beim Schneiden des Halbleiterwafers, insbesondere eine Rißbildung in die aktiven Bereiche hinein, möglichst gering gehalten werden soll.

Diese Aufgabe wird dadurch gelöst, daß beim Ausbilden der Nuten in der Hauptfläche des Halbleitersubstrates innerhalb der Trennzone eine erste und vierte Nut jeweils mit einer der Trennzone zugewandten Seitenwand der die Bauelementbereiche überdeckenden Isolierschicht und eine zweite und dritte Nut mit jeweils einer Seitenwand der streifenförmigen Isolierschicht ausgefluchtet ist.

Beim Trennvorgang, bei dem der Halbleiterwafer in einer Position zwischen der zweiten und dritten Nuten geschnitten wird, kann ein Riß oder Sprung in dem Siliziumsubstrat gebildet werden. In den meistene Fällen hat ein solcher Riß oder Sprung allgemein die Tendenz, sich zu einem Hohlraum hin zu erstrecken oder hört dort auf.

Bei dem nach dem erfindungsgemäßen Verfahren hergestellten Halbleiterwafer erreicht ein solcher Riß oder Sprung sehr selten den inneren Bereich des Halbleiterchips mit den elektronischen Komponenten, insbesondere den aktiven Bereich. Auch, wenn die Ausdehnung des Risses oder Sprunges nicht bei der zweiten und dritten Nuten angehalten werden kann, so hält der Riß oder Sprung bei der ersten oder vierten Nuten an. Unter allen Nuten sind die zweiten und dritten Nuten insofern besonders wichtig, als sie dichter an der Trennstelle angeordnet sind. Mit anderen Worten, die als Hohlraum dienenden zweiten und dritten Nutzen befinden sich in einer größeren Entfernung vom aktiven Bereich, so daß es möglich ist, einen Riß oder Sprung in einer Position anzuhalten, der relativ weit von diesem Bereich entfernt ist. Insgesamt ist mit dem vorliegenden Verfahren eine größere Sicherheit gegeben, die einzelnen Halbleiterchips beim Vereinzelungsprozeß nicht zu beschädigen.

Bei einer bevorzugten Ausführungsform gemäß der Erfindung werden die Nuten hergestellt durch selektives Ätzen des Halbleiterwafers, wobei eine Metall-Halbleiter Verbindung als Maske verwendet wird. Die Metall-Halbleiter-Verbindung kann gebildet werden durch thermische Reaktion zwischen dem Halbleiterwafer und einer darauf ausgebildeten Metallschicht mit einer geeigneten Wärmebehandlung.

Weitere Merkmale und vorteilhafte Ausführungsformen sind in den Unteransprüchen definiert.

Die Erfindung wird nachstehend, auch hinsichtlich weiterer Vorteile, anhand der Beschreibung von Ausführungs­ beispielen und unter Bezugnahme auf die beiliegenden Zeichnungen näher erläutert. Die Zeichnungen zeigen in

Fig. 1A bis 1L Teilschnitte zur Erläuterung eines Halbleiterwafers gemäß einer bevorzugten Ausführungsform der Erfindung;

Fig. 2A bis 2F Teildraufsichten zur Erläuterung der entsprechenden Herstellungsschritte einer bevorzugten Ausführungs­ form;

Fig. 3A und 3B vergrößerte Darstellungen, welche den Fig. 1H bzw. 1J entsprechen;

Fig. 4 eine Draufsicht auf einen Wafer zur Erläuterung eines Dehnungstrennverfahrens;

Fig. 5 eine Draufsicht eines mit dem erfindungsgemäßen Ver­ fahren erhaltenen Halbleiterchips;

Fig. 6A und 6B Teilschnitte eines Halbleiterwafers zur Erläuterung eines herkömmlichen Verfahrens; und in

Fig. 7A und 7B Teildraufsichten, die den Schnitten in Fig. 6A bzw. 6B entsprechen.

Die Fig. 1A bis 1L zeigen Teilschnitte zur Erläuterung der Her­ stellungsschritte eines Verfahrens zur Herstellung von Halblei­ terchips gemäß einer bevorzugten Ausführungsform der Erfindung. Wie in Fig. 1A dargestellt, wird zunächst ein Siliziumsubstrat 1 in Form eines Wafers hergestellt. Dann werden gemäß Fig. 1B eine Vielzahl von aktiven Bereichen 2 auf der einen Hauptfläche des Siliziumsubstrats 1 ausgebildet. Jeder aktive Bereich 2 umfaßt mindestens ein Elektronikelement, wobei der Innenaufbau des aktiven Bereiches 2 in den Figuren der Zeichnung ähnlich wie in Fig. 6A weggelassen ist, welche den Stand der Technik darstellt. Obwohl in Fig. 1B nicht eigens dargestellt, sind die aktiven Bereiche 2 in Form einer Matrix oder eines regel­ mäßigen Feldes auf dem Siliziumsubstrat 1 angeordnet. Weiter­ hin ist ein Bereich 3 zwischen benachbarten aktiven Bereichen 2 ausgebildet, um sie voneinander zu trennen.

Wie aus Fig. 1C ersichtlich, werden dann Siliziumoxidschichten 4a ausgebildet, um jeden der aktiven Bereiche 2 einzeln zu be­ decken. Die Siliziumoxidschichten 4a haben beispielsweise eine Dicke von 300 bis 350 nm. Jeder der aktiven Bereiche 2 ist zu­ geordnet einem jeweiligen Bereich von Bereichen 20 mit elek­ tronischen Elementen, so daß die Querabmessung von jeder Sili­ ziumoxidschicht 4a die Breitenabmessung oder Querabmessung von jedem Bereich 20 mit elektronischen Elementen bestimmt. Außer­ dem ist eine Trennzone 5 mit vorgegebener Breite zwischen be­ nachbarten Bereichen 20 mit elektronischen Elementen vorgese­ hen.

Fig. 2A zeigt eine der Fig. 1C entsprechende Draufsicht, wel­ che einen Schnitt längs der Linie C-C in Fig. 2A darstellt. Korrelliert mit der Matrixanordnung der Bereiche 20 mit elek­ tronischen Elementen ist die Trennzone 5 in einem Gitter aus­ gebildet. Die Trennzone 5 wird verwendet als Vereinzelungs- oder Trennlinie bei einem Schritt zum Zertrennen bzw. Verein­ zeln. Danach wird eine Siliziumoxidschicht 4b über der gesam­ ten Oberfläche des Siliziumsubstrats 1 mit einem CVD-Verfah­ ren aufgebracht (vgl. Fig. 1D). Die Siliziumoxidschicht 4b hat beispielsweise eine Dicke von 400 bis 450 nm.

Dann wird die Siliziumoxidschicht 4b selektiv entfernt mit einem fotolithografischen Verfahren (vgl. Fig. 1E), um eine Siliziumoxidschicht 4d in der Mitte der Trennzone 5 sowie eine Siliziumoxidschicht 4c in jedem der Bereiche 20 mit elektronischen Elementen übrigzulassen. Die Siliziumoxid­ schichten 4a und 4c bestehen aus dem gleichen Material, so daß diese Schichten insgesamt eine Siliziumoxidschicht 4 mit einer Dicke von etwa 700 bis 900 nm ergeben. Aus diesem Grunde ist in den Fig. 1F bis 1L und den Fig. 3A und 3B, die nachstehend anhand der Beschreibung näher erläutert sind, die Grenzlinie zwischen den Siliziumoxidschichten 4a und 4c nicht dargestellt. Die Siliziumoxidschicht 4d, die in der Mitte der Trennzone 5 übrigbleibt, hat eine Dicke D von 400 bis 450 nm.

Fig. 2B zeigt eine Draufsicht, entsprechend der Fig. 1E, die einen Schnitt längs der Linie E-E in Fig. 2B zeigt. Die Si­ liziumoxidschicht 4d in der Form eines Streifens ist nur im mittleren Bereich der Trennzone 5 ausgebildet und erstreckt sich längs dieser Trennzone 5. Somit wird, wie in Fig. 1E dargestellt, ein spaltförmiger Zwischenraum 7 zwischen benach­ barten Siliziumoxidschichten 4d und 4 gebildet.

Beim nächsten Schritt wird gemäß Fig. 1F eine Platinschicht 8 über der gesamten Oberfläche des Siliziumsubstrats 1 mit einem Zerstäubungsverfahren ausgebildet. Die Herstellung der Platin­ schicht 8 kann gemeinsam mit einem Schritt durchgeführt werden, bei dem eine Verdrahtung der Bereiche 20 mit elektronischen Elementen erfolgt. Es darf darauf hingewiesen werden, daß die Platinschicht 8 die gesamten Wand- und Bodenflächen der spalt­ förmigen Zwischenräume 7 bedeckt.

Der in Fig. 1F dargestellte Wafer wird dann in einen Ofen ge­ legt und über eine vorgegebene Zeitspanne beheizt, um das Pla­ tin zu sintern. Infolgedessen nimmt, wie in Fig. 1G dargestellt, ein Teil der Platinschicht 8 in den jeweiligen Bodenbereichen der spaltförmigen Zwischenräume 7 Siliziumatome auf, die aus dem Siliziumsubstrat 1 eindiffundieren, so daß daraus Platin­ silizidschichten 9 entstehen.

Der übrige Teil der Platinschicht 8 steht mit den Siliziumoxid­ schichten 4d oder 4 in Kontakt und bleibt unverändert, da durch Wärme keine Reaktion zwischen Platin und Siliziumoxid hervorge­ rufen wird. Eine dünne Schicht aus Platin, die in Fig. 1G nicht dargestellt ist, bleibt auf gegenüberliegenden Seiten 9a der jeweiligen Platinsilizidschicht 9. Dies deswegen, weil die ge­ genüberliegenden Seiten 9a nicht mit dem Siliziumsubstrat 1 in Kontakt stehen, so daß im wesentlichen keine Reaktion zwischen Silizium und Platin hervorgerufen wird.

Anschließend wird der Wafer gemäß Fig. 1G mit Königswasser be­ handelt, um die Platinschicht 8 zu entfernen. Außerdem wird eine nicht dargestellte Aluminiumverdrahtung auf den jeweili­ gen Bereichen 20 mit elektronischen Elementen ausgebildet. Die Fig. 1H zeigt einen Querschnitt des Wafers, der diesen Her­ stellungsschritten unterworfen worden ist, und die Fig. 3A zeigt eine vergrößerte Darstellung eines Teiles der Anordnung von Fig. 1H. In der Fig. 1H hat die Trennzone 5, also die Ver­ einzelungs- oder Trennlinie, eine Breite W von ungefähr 60 µm, die Siliziumoxidschicht 4d hat eine Breite von Wo von ungefähr 50 µm, und jeder der spaltförmigen Zwischenräume 7 hat eine Breite W1 von ungefähr 5 µm.

Das Platin zwischen den gegenüberliegenden Seiten 9a der Pla­ tinsilizidschicht 9 und die Siliziumoxidschichten 4d und 4 werden mit Königswasser entfernt, um Spalten 7a und 7b zwischen der Platinsilizidschicht 9 und den Siliziumoxidschichten 4d und 4 zu bilden. Die Bodenflächen der Spalten 7a und 7b gemäß Fig. 3A werden zu freiliegenden Oberflächen 1a und 1b des Si­ liziumsubstrats 1.

Beim nächsten Schritt wird gemäß Fig. 1I eine Siliziumnitrid­ schicht 10 als Passivierungsschicht über der gesamten Oberflä­ che des Siliziumsubstrats 1 mit einem Plasma-CVD-Verfahren ausgebildet. Dann wird eine Resistschicht 11 ausgebildet, um die Siliziumnitridschicht 10 auf der Siliziumoxidschicht 4 ab­ zudecken. Danach wird die Siliziumnitridschicht 10 durch Plas­ maätzen mit einem Gas selektiv entfernt, das CF₄-O₂ enthält.

Es darf darauf hingewiesen werden, daß die Ätzzeit in diesem Entfernungsprozeß etwa 10%, also beispielsweise etwa 30 Se­ kunden bis 1 Minute, länger ist als eine Zeitspanne, um die Siliziumnitridschicht 10 vollständig zu entfernen, die nicht mit der Resistschicht 11 bedeckt ist. Dementsprechend dringt ein Gasplasma durch die Spalten 7a und 7b zu den freiliegenden Oberflächen 1a und 1b des Siliziumsubstrats 1 gemäß Fig. 3A, und somit werden entsprechende Teile des Siliziumsubstrats 1 unter den freiliegenden Oberflächen 1a und 1b weggeätzt.

Infolgedessen werden, wie in den Fig. 1J und 3B dargestellt, Hohlräume 12 und 13 unter den Spalten 7a und 7b gebildet. Bei der Ausbildung dieser Hohlräume 12 und 13 dient die Platinsi­ liziumschicht 9 als Maske. Vorzugsweise haben die Hohlräume 12 und 13 beide eine Tiefe H von ungefähr 1 µm, vgl. Fig. 3B.

Dabei ermöglicht eine Unterätzung eine seitliche Ausdehnung der Hohlräume 12 und 13, wobei die jeweilige Breite der Hohl­ räume 12 und 13 im Querschnitt größer wird als die Breite der jeweiligen Spalten 7a und 7b. Infolgedessen hat jeder der Hohl­ räume 12 und 13 einen Querschnitt, der annähernd einen Kreis- oder Ellipsenbogen bildet, und somit wird die Querabmessung oder Breite jedes Hohlraumes 12 bzw. 13 größer, wenn die Tiefe H zunimmt.

Um zu verhindern, daß diese Hohlräume 12 und 13 miteinander in Kontakt kommen, ist es erforderlich, daß eine Breite d1, die 1/2 der Breite von jedem der Hohlräume 12 und 13 entspricht, also der Breite in einer Richtung parallel zur Hauptfläche des Siliziumsubstrats 1, kleiner ist als eine Breite d2, die 1/2 der Breite der Platinsilizidschicht 9 entspricht.

Die Zeitdauer zum Ätzen wird so bestimmt, daß die Breite d1 etwa 2,5 µm oder kleiner ist, wenn die Breite W1 der Platinsi­ lizidschicht 9 gemäß Fig. 1H etwa 5 µm beträgt. Der oben erwähn­ te Wert von 1 µm für die Tiefe H ist geeignet, um zu verhin­ dern, daß sich ein Riß oder Sprung des Wafers zum aktiven Be­ reich 2 bei dem anschließenden Vereinzelungsverfahren er­ streckt, unter der Voraussetzung, daß die Hohlräume 12 und 13 voneinander getrennt sind.

Wie aus Fig. 3B ersichtlich, ist jeder der Hohlräume 12 und 13 kein geschlossener Hohlraum, sondern eine Nut mit einer Öffnung, die mit den entsprechenden Spalten 7a bzw. 7b in Ver­ bindung steht. Die Resistschicht 11 wird nach dem Ätzen ent­ fernt. In der Fig. 2C, die eine der Fig. 1J entsprechende Draufsicht ist, sind die Hohlräume 12 und 13 zur Vereinfachung nicht dargestellt.

In Fig. 2D, die eine vergrößerte Darstellung eines Teiles von Fig. 2C ist, sind die jeweiligen Hohlräume 12 und 13 mit ge­ strichelten Linien dargestellt, wobei die gegenüberliegenden Kanten E1 und E2 der Platinsilizidschicht 9 sich in der Mitte des jeweiligen Hohlraumes befinden. Ein Schnitt längs der Li­ nie J-J in Fig. 2C entspricht der Darstellung in Fig. 1J.

Wie aus Fig. 2D ersichtlich, befinden sich vier Hohlräume zwi­ schen den aneinander angrenzenden Bereichen 20 mit elektroni­ schen Elementen, nämlich zwei Hohlräume 12 und zwei Hohlräume 13. Nimmt man an, daß die Anzahl von Hohlräumen oder Nuten, die zwischen einander benachbarten Bereichen 20 mit elektro­ nischen Elementen vorgesehen sind, den Wert N hat, so ent­ spricht eine bevorzugte Ausführungsform dem Fall von N = 4. Außerdem verläuft jeder der Hohlräume 12 und 13 so, daß er den jeweiligen Bereich 20 von Bereichen 20 mit elektronischen Elementen umschließt.

Die Fig. 1K zeigt die Trennung bzw. Vereinzelung der einzelnen Komponenten. Im oberen mittleren Bereich der Siliziumoxid­ schicht 4d wird eine imaginäre, nicht dargestellte Schneid- oder Trennlinie in der Längsrichtung der einen Graben bilden­ den Trennzone 5 vorgegeben, also in einer Richtung orthogonal zur Zeichenebene in Fig. 1K, und eine Nut 14 wird längs der imaginären Schneidlinie gebildet. Die Nut 14 hat eine Tiefe, die beispielsweise etwa der halben Dicke des Siliziumsubstrats 1 entspricht, und wird mit einem Schneidwerkzeug gebildet.

Die Siliziumoxidschicht 4d wird durch die Bildung der Nut 14 in ein Paar von Siliziumoxidschichten 4e getrennt. Bei diesem Vereinzelungs- oder Trennvorgang kann ein Riß oder Sprung in dem Siliziumsubstrat gebildet werden, der von der Nut 14 zum Durchschneiden oder Trennen ausgeht. In den meisten Fällen hat jedoch ein solcher Riß oder Sprung 15 die Tendenz, sich zum Hohlraum 12 hin zu erstrecken und hört dort auf. Infolge­ dessen erreicht ein solcher Riß oder Sprung 15 kaum den inne­ ren Bereich von Bereichen 20 mit elektronischen Elementen, ins­ besondere den aktiven Bereich 2. Auch wenn die Ausdehnung des Risses oder Sprunges nicht beim Hohlraum 12 angehalten werden kann, so hält der Riß oder Sprung beim Hohlraum 13 an, wie es mit einer gestrichelten Linie für einen Riß oder Sprung 16 in Fig. 1K angedeutet ist.

Unter diesen Hohlräumen 12 und 13 ist der Hohlraum 12 insofern besonders wichtig, als er dichter an der Nut 14 zum Trennen angeordnet ist. Mit anderen Worten, der Hohlraum 12 befindet sich in einer relativ größeren Entfernung von dem aktiven Be­ reich 2, so daß es möglich ist, einen Riß oder Sprung in einer Position anzuhalten, der relativ weit von dem aktiven Bereich 2 entfernt ist.

Die vier Hohlräume 12 und 13, die zwischen den benachbarten beiden Bereichen 20 für elektronische Elemente vorgesehen sind, sind mit drei Zwischenräumen versehen, die zwischen zwei von ihnen dazwischenliegen, nämlich einem ersten Zwischenraum zwi­ schen den Hohlräumen 12 und 13 auf der linken Seite von Fig. 1K, einem zweiten Zwischenraum zwischen den beiden Hohlräumen 12, und einem dritten Zwischenraum zwischen den Hohlräumen 12 und 13 auf der rechten Seite von Fig. 1K.

Die Nut 14 ist in dem Zwischenraum zwischen den Hohlräumen oder dem zweiten Zwischenraum vorgesehen, und somit dient die Nut 14 zum Trennen als Grenze, um die vier Hohlräume 12 und 13 in eine erste Hohlraumgruppe G1 auf der linken Seite von Fig. 1K und eine zweite Hohlraumgruppe G2 auf der rechten Seite von Fig. 1K einzuteilen.

Im allgemeinen sind N Hohlräume oder Nuten mit (N-1) dazwi­ schenliegenden Zwischenräumen zwischen zwei der Hohlräume ver­ sehen, wobei N eine ganze Zahl größer als Eins ist, und einer dieser dazwischenliegenden Zwischenräume enthält die Nut zum Trennen. Nimmt man infolgedessen an, daß N1 und N2 positive ganze Zahlen sind, die die nachstehende Beziehung erfüllen:

N1+N2 = N (1),

so werden die N Hohlräume eingeteilt oder klassifiziert in N1 Hohlräume, die sich auf der Seite von einem Bereich mit elektronischen Elementen befinden, und N2 Hohlräumen, die sich auf der Seite eines anderen Bereiches mit elektronischen Ele­ menten befinden.

Die Grundvoraussetzungen zur Erfüllung des Prinzips, das der Erfindung zugrunde liegt, sind folgende:

N  ≧2
N 1 ≧1
N 2 ≧1 (2)

Vorzugsweise sind die Werte von N, N1 und N2 so bestimmt oder vorgegeben, daß sie die nachstehenden Beziehungen erfüllen:

N  ≧4
N 1 ≧2
N 2 ≧2 (3)

Bei dem in Fig. 1K dargestellten Beispiel sind die folgenden Beziehungen erfüllt:

N  =4
N 1 =N 2=2 (4)

Fig. 2E zeigt eine Draufsicht, die der Fig. 3K entspricht. Wie aus Fig. 2E ersichtlich, sind die Hohlräume 12 und 13 nicht explizit dargestellt, sondern nur indirekt angedeutet mit den­ selben Linien, welche die gegenüberliegenden Kanten E1 und E2 der Platinsilizidschicht 9 bezeichnen, um die Darstellung zu vereinfachen. Ein Schnitt längs der Linie K-K in Fig. 2E entspricht der Darstellung in Fig. 1K.

Der in den Fig. 1K und 2E dargestellte Wafer ist in Fig. 4 als Wafer 40 bezeichnet. Eine Vinylfolie 41 wird auf die rücksei­ tige Oberfläche des Wafers 40 aufgeklebt, und die Vinylfolie 41 wird in den radialen Richtungen gezogen oder gedehnt, die in Fig. 4 mit Pfeilen angedeutet sind. Dadurch wird die Vinyl­ folie 41 radial gestreckt, so daß der Wafer 40 in den der Trennung dienenden Nuten 14 in Halbleiterchips 30 verteilt bzw. vereinzelt wird, wobei dieses Verfahren kurz als Dehnungstrenn­ verfahren bezeichnet wird.

Fig. 2F zeigt eine Teildraufsicht des Wafers beim Dehnungs­ trennverfahren, und ein Schnitt längs der Linie L-L in Fig. 2F ist in Fig. 1L dargestellt. Bruchflächen 42 gemäß Fig. 1L verlaufen von der Bodenfläche der Nut 14 zur unteren Oberflä­ che des Siliziumsubstrats 1, wobei Halbleiterchips 30 erhalten werden können, die jeweils einen der Bereiche 20 mit elektroni­ schen Elementen enthalten.

Auch wenn Risse oder Sprünge 15 bzw. 16 auftreten, erreichen diese Risse oder Sprünge 15 bzw. 16 nicht den aktiven Bereich 2, und diese Halbleiterchips 30 müssen daher nicht als defekte Chips weggeworfen werden. Infolgedessen wird die Ausbeute bei der Herstellung von Halbleiterchips 30 und die Zuverlässigkeit der elektrischen Eigenschaften von derartigen Halbleiterchips 30 verbessert.

Da weiterhin die Nut 14 zum Trennen nicht in der Platinsilizid­ schicht 9 vorgesehen ist, sondern in der Siliziumoxidschicht 4d, wird im wesentlichen vermieden, daß Fragmente von Platin­ silizid, hervorgerufen durch das Schneiden beim Trennverfah­ ren, an den Halbleiterchips 30 haften und die elektrischen Eigenschaften der Halbleiterchips 30 verschlechtern. Auch wenn Fragmente, die beim Schneiden der Siliziumoxidschicht 4d er­ zeugt werden, an den Halbleiterchips 30 haften bleiben, so ver­ schlechtern sie nicht die elektrischen Eigenschaften der Halb­ leiterchips 30, da es sich dabei um Isolatoren handelt.

Die so hergestellten Halbleiterchips 30 werden in entsprechen­ den Verfahren gebondet, in entsprechende Gehäuse gepackt oder dergleichen, so daß fertige Halbleiteranordnungen erhalten wer­ den. Fig. 5 zeigt in der Draufsicht einen der Halbleiterchips 30 beim Bonding-Verfahren. Eine erforderliche Anzahl von An­ schlußfeldern oder Bond-Inseln 34 sind in einem Endbereich des Bereiches 20 mit elektronischen Elementen vorgesehen, und ex­ terne Drähte 35 werden mit diesen Bond-Inseln 34 verbunden. In Fig. 5 ist nur ein Teil dieser Bond-Inseln 34 sowie der exter­ nen Drähte 35 dargestellt. Ein Schnitt längs der Linie 3B-3B in Fig. 5 entspricht im wesentlichen der Darstellung in Fig. 3B.

Der Aufbau des Halbleiterchips 30 gemäß Fig. 5 ist wie folgt: Ein rechteckiger Trennring bzw. Isolierring 32 einer Silizium­ oxidschicht 4e liegt auf dem äußeren Rand 33 des Halbleiter­ chips 30 längs der geschlossenen Kontur CT des Halbleiterchips 30. Ein rechteckiger Metall-Halbleiter-Verbindungsring 31 aus Platinsilizid liegt innerhalb davon. Die Hohlräume oder nuten­ förmigen Ringe 12 und 13 befinden sich in dem Siliziumsubstrat 1 in Positionen, die den gegenüberliegenden Kanten E1 und E2 des Metall-Halbleiterverbindungsringes 31 entsprechen, wobei die Einzelheiten der Hohlräume 12 und 13 in Fig. 5 ebenfalls weggelassen sind. Der Bereich 20 mit elektronischen Elementen befindet sich im Zentrum des Halbleitersubstrats 1 und ist eingeschlossen von dem Isolierring 32, dem Verbindungsring 31 sowie den Hohlräumen 12 und 13.

Das Vorsehen der Hohlräume 12 und 13 in dem Außenrand 33 ver­ hindert, daß ein Riß oder Sprung sich zur Innenseite des Be­ reiches 20 mit elektronischen Elementen ausbreitet, wenn der Wafer in die Halbleiterchips 30 zerschnitten wird. Somit kön­ nen die Halbleiterchips 30 gemäß Fig. 5 mit hoher Ausbeute hergestellt werden, wobei die einzelnen Halbleiterchips eine hohe Zuverlässigkeit im Betrieb bieten. Der Prozeß zur Her­ stellung der Hohlräume 12 und 13 kann durchgeführt werden in Koordinierung mit dem Prozeß zur Ausbildung der Bereiche 20 mit elektronischen Elementen, so daß kaum die Notwendigkeit besteht, die gesamte Anzahl von Schritten zur Herstellung der Halbleiteranordnung zu vergrößern.

Die Erfindung kann in der Praxis mit folgender Modifizierung realisiert werden. Eine beliebige Materialschicht, die ätz­ widerstandsfähig ist, kann anstelle der Platinsilizidschicht 9 verwendet werden, da die Schicht 9 als Maske beim Ätzprozeß zur Bildung der Hohlräume 12 und 13 dient, und es kann auch eine andere Art von Material verwendet werden, solange das Material widerstandsfähig gegenüber dem Ätzen ist. Wenn bei­ spielsweise eine Schicht aus Wolfram oder Molybdän anstelle der Platinschicht 8 verwendet wird, wird eine Wolframsilizid­ schicht oder Molybdänsilizidschicht erhalten anstelle der oben beschriebenen Platinsilizidschicht 9.

Wie vorstehend erläutert, ist ein Halbleiterchip gemäß der Erfindung mit einer oder mehreren Nuten versehen, die einen Bereich mit elektronischen Elementen umschließen, so daß zu­ verlässig verhindert wird, daß ein Riß oder Sprung, der beim Schneiden eines Wafers in Halbleiterchips hervorgerufen wird, sich zum inneren Bereich des Bereiches mit elektronischen Ele­ menten hin ausbreitet. Damit können die Ausbeute sowie die Zu­ verlässigkeit der jeweiligen Halbleiterchips verbessert wer­ den.

Bei dem Herstellungsverfahren gemäß der Erfindung wird eine Vielzahl von Nuten in einer Trennzone des Bereiches mit elek­ tronischen Elementen ausgebildet, und anschließend wird der Halbleiterwafer in der Position zwischen diesen Nuten ge­ schnitten. Dadurch kann ein Riß oder Sprung in der Position der Nut bei den jeweiligen Bereichen mit elektronischen Ele­ menten angehalten werden, die nebeneinander vorgesehen sind, wobei eine Nut zum Trennen dazwischenliegt. Dadurch können die Ausbeute und die Zuverlässigkeit bei dem Verfahren zur Herstellung der Halbleiterchips verbessert werden.

Bei einer bevorzugten Ausführungsform gemäß der Erfindung wird der Halbleiterwafer geätzt, indem man eine in der Trenn­ zone vorhandene Maske verwendet, die gegenüber dem Ätzen wi­ derstandsfähig ist, und durch das Ätzen vorhandene Hohlräume werden für die vorstehend erwähnten Nuten verwendet, so daß die Positionierung von solchen konkaven Nuten in der Trennzo­ ne leicht möglich und kein komplizierter Prozeß dazu erfor­ derlich ist. Weiterhin sind die erhaltenen Halbleiterchips nicht mit Fragmenten verunreinigt, die aus der ätzwiderstands­ fähigen Schicht bestehen und beim Schneiden erzeugt werden.

Claims (8)

1. Verfahren zur Vereinzelung von Halbleiterchips aus einem Halbleiterwafer umfassend die Schritte:

• - Ausbildung von Isolierschicht (4), welche Bauelementbereiche (2) überdecken, wobei die Bauelementbereiche (2) voneinander durch eine Trennzone (5) auf einer Hauptfläche eines Halbleitersubstrates (1) getrennt sind;
• - Ausbilden einer streifenförmigen Isolierschicht (4d), die in einem mittleren Bereich der Trennzone (5) verläuft, so daß Spalten (7) zwischen der streifenfömigen Isolierschicht (4d) und den die Bauelementebereiche (2) überdeckenden Isolierschichten (4) gebildet werden;
• - Ausbilden von Nuten (12, 13) in der Hauptfläche des Halbleitersubstrates (1) innerhalb der Trennzone (5), wobei eine erste und vierte Nut (13) jeweils mit einer der Trennzone (5) zugewandten Seitenwand der die Bauelementbereiche (2) überdeckenden Isolierschicht (4) und eine zweite und dritte Nut (12) mit jeweils einer Seitenwand der streifenförmigen Isolierschicht (4d) ausgefluchtet ist;
• - Schneiden des Halbleiterwafers (40) entlang von Schnittlinien, die innerhalb der Trennzonen (5) zwischen jeweils der zweiten und der dritten Nut (12) liegen;

2. Verfahren nach Anspruch 1, gekennzeichnet durch Ausbildung von ersten und zweiten ätzwiderstandsfähigen Schichteen (9) auf der Hauptfläche des Halbleitersubstrats (1) innerhalb der Spalten (7);
Vorsehen eines ersten spaltenförmigen Zwischenraumes (7a) zwischen der Seitenwand der streifenförmigen Isolierschicht (4d) und der ersten ätzwiderstandsfähigen Schicht (9);
Vorsehen eines zweiten spaltenförmigen Zwischenraumes (7a) zwischen der Seitenwand der streifenförmigen Isolierschicht (4d) und der zweiten ätzwiderstandfähigen Schicht (9);
Vorsehen eines dritten spaltenförmigen Zwischenraumes (7b) zwischen der Seitenwand der die Bauelemente (2) überdeckenden Isolierschicht (4) und der ätzwiderstandsfähigen Schicht (9);
Vorsehen eines vierten spaltenförmigen Zwischenraumes (7b) zwischen der Seitenwand der die Bauelemente (2) überdeckenden Isolierschicht (4) und der zweiten ätzwiderstandsfähigen Schicht (9) und
selektives Ätzen des Halbleitersubstrates (1) durch die ersten bis vierten spaltenförmigen Zwischenräume (7a, 7b), um dadurch die Nuten (12, 13) zu erhalten.

3. Verfahren nach Anspruch 2, dadurch gekennzeichnet, daß das selektive Ätzen des Halbleitersubstrates (1) folgende Schritte umfaßt:
Ganzflächiges Aufbringen einer weiteren Isolierschicht (10),
Herstellen von Resistschichten (11) auf den Bereichen der weiten Isolierschicht (10), die sich auf den die Bauelemente (2) überdeckenden Isolierschichten (4) befinden;
Wegätzen durch Plasma der freiliegenden Teile der weiteren Isolierschicht (10), wobei dann die Nuten (12, 13) durch selektives Ätzen des Halbleitersubstrates (1) dadurch gebildet werden, daß das Plasma durch die ersten bis vierten spaltenförmigen Zwischenräume (7a, 7b) hindurchgeht; und
Entfernen der Resistschichten (11) auf den die Bauelemente (2) überdeckenden Isolierschichten (4).

4. Verfahren nach einem der Ansprüche 2 oder 3, dadurch gekennzeichnet, daß das Ausbilden von ersten und zweiten ätzwiderrstandsfähigen Schichten (9) folgende Schritte umfaßt:
Ganzflächiges Aufbringen einer Metallschicht (8);
Aufheizen des Halbleitersubstrates (1) zusammen mit der Metallschicht (8), um erste und zweite Bereiche der Metallschicht (8), die mit dem Halbleitersubstrat (1) in den ersten und zweiten Spalten (7) in Kontakt stehen, in erste und zweite Schichten einer Metall-Halbleiter-Verbindung umzuwandeln, die als erste und zweite ätzwiderstandsfähige Schichten (9) dienen; und
Entfernen der jeweiligen Bereiche der Metallschicht (8), die nicht die ätzwiderstandsfähigen Schichten (9) sind.

5. Verfahren nach einem der Ansprüche 2 bis 4, dadurch gekennzeichnet, daß die Breiten der ersten bis vierten Nuten (12, 13) größer als die Breite der ersten und der vierten spaltenförmigen Zwischenräume (7a, 7b) ausgebildet werden, und daß die ersten bis vierten Nuten (12, 13) als erste bis vierte Hohlräume verwendet werden, welche Öffnungen haben, die mit den ersten bis vierten spaltenförmigen Zwischenräumen (7a, 7b) in Verbindung stehen.

6. Verfahren nach einem der Ansprüche 2 bis 5, dadurch gekennzeichnet, daß die halbe Breite (d1) der ersten bis vierten Nuten (12, 13) kleiner ausgebildet wird, als die halbe Breite (d2) der ätzwiderstandsfähigen Schichten (9).

7. Verfahren nach einem der Ansprüche 2 bis 6, dadurch gekennzeichnet, daß als Halbleitersubstrat (1) ein Siliziumsubstrat verwendet wird,
daß die die Bauelemente (2) überdeckenden Isolierschichten (4) und die streifenförmige Isolierschicht (4d) aus Siliziumoxid gebildet werden,
daß die weitere Isolierschicht (10) aus Siliziumnitrid gebildet wird, und
daß das Material für die Metallschicht (8) aus Platin, Wolfram oder Molybdän ausgewählt ist.

8. Verfahren nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, daß die jeweilige Tiefe (H) der ersten bis vierten Nuten (12, 13) etwa auf einen Wert von 1 µm eingestellt wird.