JPS60253241A - 半導体ウエハ−のスクライブ方法 - Google Patents
半導体ウエハ−のスクライブ方法Info
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- JPS60253241A JPS60253241A JP59108474A JP10847484A JPS60253241A JP S60253241 A JPS60253241 A JP S60253241A JP 59108474 A JP59108474 A JP 59108474A JP 10847484 A JP10847484 A JP 10847484A JP S60253241 A JPS60253241 A JP S60253241A
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- film
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
- H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（技術分野）
この発明は、半導体ウェハー主表面上のスクライブライ
ンによって画された複数の素子を、個々の素子にスクラ
イブする方法に関するものである。
ンによって画された複数の素子を、個々の素子にスクラ
イブする方法に関するものである。
（従来技術）
半導体ウニノ・−１例えばシリコンウニ・・−を母材と
して製造されたモノジ゛す、り集積回路装置やディスク
リート・トランジスタ、ダイオード、受発光ダイオード
などは、前記シリコンウニノ・−に複数同時に形成され
た後、スクライブ・ラインと呼称されるシリコン基板が
露出した部位を〆イシングソーと称されるダイヤモンド
・ブレードをもつカッターで裁断される。そしてこの裁
断により前記ウェハー上に形成された複数の素子は、個
々の素子に分離される。
して製造されたモノジ゛す、り集積回路装置やディスク
リート・トランジスタ、ダイオード、受発光ダイオード
などは、前記シリコンウニノ・−に複数同時に形成され
た後、スクライブ・ラインと呼称されるシリコン基板が
露出した部位を〆イシングソーと称されるダイヤモンド
・ブレードをもつカッターで裁断される。そしてこの裁
断により前記ウェハー上に形成された複数の素子は、個
々の素子に分離される。
ダイヤモンドの如きブレードをもつカッターで個々の素
子に分離する、いわゆるスクライビング方法にかかる先
行技術は例えば特公昭５〇−４５４９号がある。この方
法は、ダイヤモンドカッターのブレード（ＢＬＡＤＥ）
がスクライブラインの中央をはずれると、シリコン基板
に比較して硬度が大きい熱生成５ｉ０２膜と接触するた
め、ブレードの摩耗が増大するということから、このス
クライブライン周辺の熱生成酸化膜上をＣＶＤ等の方法
により形成した二酸化シリコンで被覆して行うことを提
案している。
子に分離する、いわゆるスクライビング方法にかかる先
行技術は例えば特公昭５〇−４５４９号がある。この方
法は、ダイヤモンドカッターのブレード（ＢＬＡＤＥ）
がスクライブラインの中央をはずれると、シリコン基板
に比較して硬度が大きい熱生成５ｉ０２膜と接触するた
め、ブレードの摩耗が増大するということから、このス
クライブライン周辺の熱生成酸化膜上をＣＶＤ等の方法
により形成した二酸化シリコンで被覆して行うことを提
案している。
しかしながらかかる先行技術によるスクライブ法は、露
出したシリコン基板表面を夕゛イヤモンド・ブレードで
直接裁断するため、このブレードにより裁断されたシリ
コン基板表面はチッピングが発生する。特にブレードの
切れ味が悪くなるとこのチッピングは増大し、スクライ
ブラインで画すれた各素子の接合に及ぶこともある。こ
のため通常スクライブ・ラインはブレードの厚さとチッ
ピングの発生量を考慮してその巾が定められるが、この
スクライブ・ラインの巾を大きく取ることは、素子の収
率を低下させるため最小寸法で設計する必要がある。
出したシリコン基板表面を夕゛イヤモンド・ブレードで
直接裁断するため、このブレードにより裁断されたシリ
コン基板表面はチッピングが発生する。特にブレードの
切れ味が悪くなるとこのチッピングは増大し、スクライ
ブラインで画すれた各素子の接合に及ぶこともある。こ
のため通常スクライブ・ラインはブレードの厚さとチッ
ピングの発生量を考慮してその巾が定められるが、この
スクライブ・ラインの巾を大きく取ることは、素子の収
率を低下させるため最小寸法で設計する必要がある。
又、このチッピングの発生量、特にスクライブ・ライン
から各素子へ向う距離は、ブレードの送りスピードや裁
断深さにも関係するため、チッピング発生量の制限は作
業スピードの低下とも大いに関係するが、ブレードの送
り量を小さくシ、トレッシングと呼称されるブレードの
刃研ぎを頻繁に行っても尚チッピングが発生し、ウェハ
ー・プロセスの終了した素子をアッセンブリー・プロー
セス−歩前で不良に至らしめていた。
から各素子へ向う距離は、ブレードの送りスピードや裁
断深さにも関係するため、チッピング発生量の制限は作
業スピードの低下とも大いに関係するが、ブレードの送
り量を小さくシ、トレッシングと呼称されるブレードの
刃研ぎを頻繁に行っても尚チッピングが発生し、ウェハ
ー・プロセスの終了した素子をアッセンブリー・プロー
セス−歩前で不良に至らしめていた。
（発明の目的）
従って本願発明は、スクライブ・ラインの巾を大きく取
ることなく且つチッピングの発生量を制限するスクライ
ブ方法を得ることを目的とするものである。この様な目
的をもって、クラックの発生原因を調べた結果、ダイヤ
モンド・ブレードが直接シリコン基板表面と接すること
により発生することを見い出したので本願発明方法の特
徴を以下に記述し、実施例でその詳細な方法を説示する
。
ることなく且つチッピングの発生量を制限するスクライ
ブ方法を得ることを目的とするものである。この様な目
的をもって、クラックの発生原因を調べた結果、ダイヤ
モンド・ブレードが直接シリコン基板表面と接すること
により発生することを見い出したので本願発明方法の特
徴を以下に記述し、実施例でその詳細な方法を説示する
。
（発明の構成）
この発明方法は、ダイヤモンド・ブレードをもつカッタ
などによってウェハー上のスクライブ・ラインに溝をつ
けて、ウェハーに形成された複数の素子を個々の素子に
分離するいわゆるスクライブライン 小さい巾をもつ帯状絶縁膜を、このスクライブ・ライン
のほぼ中央部に形成した後、この帯状絶縁膜上をカッタ
ーでスクライブすることを要旨とするものである。
などによってウェハー上のスクライブ・ラインに溝をつ
けて、ウェハーに形成された複数の素子を個々の素子に
分離するいわゆるスクライブライン 小さい巾をもつ帯状絶縁膜を、このスクライブ・ライン
のほぼ中央部に形成した後、この帯状絶縁膜上をカッタ
ーでスクライブすることを要旨とするものである。
（実施例）
第１図（、）乃至（、）は、本発明方法の好ましい実施
例を説明する工程断面図を示す。まず（、）で示す様に
、半導体ウェハーであるシリコン基板１の主表面上に熱
生成酸化膜２を選択的に形成した後、この酸化膜をマス
クとして、基板１と反対導電形の第１領域３を、更にこ
の第１領域と逆導電形の第２領域４を、前記第１領域３
内に形成する、同（、）に於て、符号５で示された部分
が予定スクライブ・ラインであり、（ｂ）で示すように
巾ＷＩをもって形成される。更にこのスクライブ・ライ
ン５１ｄ：厚い酸化膜を一度に除去するのが困難なため
、通常第１領域３及び第２領域４の形成に際し、同時に
酸化膜を除去するから、このスクライブ・ライン５直下
のシリコン基板１内にも第１及び第２領域３゜４が形成
されるが、図示されていないので注意されたい。次に（
ｂ）で示される様に、第１及び第２領（５） 域からの電極取出しの為にこれらの領域上の酸化膜を除
去して窓３ａ及び４ａを形成するが、この際同時に予定
スクライブ・ライン５上の酸化膜の一部も除去する。即
ち、予定スクライブ・ライン巾Ｗ１ より小さい巾Ｗ２
をもつ帯状酸化膜６が、スクライブ・ライン５のほぼ中
央部に残存するように前記（、）工程の第２領域４形成
時に生成された酸化膜の一部を除去する。従って予定ス
クライブ・ライン巾Ｗ１ より小さい巾Ｗ２をもつ帯状
酸化膜６は、この予定スクライブ・ライン５を画する厚
いフィールド酸化膜２と完全にセ・母レートされなけれ
ばならない。この様子は第２Ａ図及び第２Ｂ図として示
す平面図を参照するとより理解できると思う。第２Ａ図
は本発明方法により得られたウェハーの全体平面図を、
第２Ｂ図は第２Ａ図のＡ部拡大図を示す。次に゛（ｃ）
に示すように第１及び第２領域３，４からの電極取出し
の為の配線材料として例えばアルミニウム２を蒸着し、
パターンエッチを行う。このノｆターンエッチで予定ス
クライブ・ライン５上のアルミニウム電極層７も同時に
（６） 除去する。次に（ｄ）に示すようにこのアルミニウム電
極層７上にパッシベーション膜として、例えばリンシリ
ケートガス（ＰＳＧ ）膜８を被着させ、ポンディング
・・ぐラド９上の前記ＰＳＧ膜を除去して、ウェハープ
ロセスは終了する。尚、このパッシベーション膜９の除
去は、本実施例の様にＰＳＧ膜を用いた場合は、そのエ
ツチング液が弗化水素酸をベースにしているため、熱生
成酸化膜から成る帯状酸化膜２のエツチング液と同じで
あるから、この場合は、帯状酸化膜２上にＰＳＧ膜９を
残す必要がある。しかしパッシベーション膜９と帯状酸
化膜２の膜が異る場合、例えば窒化膜と酸化膜の様な組
合せの場合は、帯状酸化膜６上の窒化膜（・母ッシペー
ション膜）４、’ｔ”ンディングパッド形成時に同時に
除去する。そして（、）に示すようにスクライブ・ライ
ン上に残存した帯状酸化膜６上をダイヤモンド・ブレー
ド１０で裁断する。尚、この（ｅ）工程の断面図は、（
ａ）乃至（ｄ）工程の断面図の左側が省略され、右側断
面が拡大されて描かれているので注意されたい。この裁
断は帯状酸化膜６の中央にブレード１０が当るようにブ
レード１０の位置決めを行うが、少なくともこのブレー
ド１０が帯状酸化膜６を介してシリコン基板１を裁断す
るように、ブレード１θの位置を決めることが必要であ
る。従って使用するカッタの機械精度が良好で、特にブ
レード１０の横揺が小さければ、その分帯状酸化膜巾Ｗ
２を小さくすることができ、結果トしてスクライブ・ラ
イン巾Ｗ１を小さく設計できる。尚、この工程での裁断
によってもチッピングは発生するが、帯状酸化膜６のエ
ツジ６ａでこのチッピングやクラックが止る。これは単
結晶シリコンが襞間性といわれる結晶軸に沿ってクラッ
クが発生するが、酸化膜は非結晶であり、このクラック
に対する方向性がない為と思われる。又ブレードによる
裁断時の歪がこの帯状酸化膜に吸収され、応力が分散さ
れてシリコン基板に与える影響を小さくしているものと
思われるが、これらは第３図のデータからの推察である
。第３図は、スクライブ・ラインに絶縁膜を有しない、
いわゆる従来の方法によって裁断を行ったチッピング発
生量と本願方法によって裁断を行った際のチッピング発
生量との実験比較図である。イはシリコン基板に直接ダ
イヤモンドブレードを当てて裁断したもの、口は熱生成
酸化膜を介して、イと同じブレードで裁断したもの、ハ
はＣＶＤ酸化膜を介して、イと同じブレードで裁断した
ものをそれぞれ示す。
例を説明する工程断面図を示す。まず（、）で示す様に
、半導体ウェハーであるシリコン基板１の主表面上に熱
生成酸化膜２を選択的に形成した後、この酸化膜をマス
クとして、基板１と反対導電形の第１領域３を、更にこ
の第１領域と逆導電形の第２領域４を、前記第１領域３
内に形成する、同（、）に於て、符号５で示された部分
が予定スクライブ・ラインであり、（ｂ）で示すように
巾ＷＩをもって形成される。更にこのスクライブ・ライ
ン５１ｄ：厚い酸化膜を一度に除去するのが困難なため
、通常第１領域３及び第２領域４の形成に際し、同時に
酸化膜を除去するから、このスクライブ・ライン５直下
のシリコン基板１内にも第１及び第２領域３゜４が形成
されるが、図示されていないので注意されたい。次に（
ｂ）で示される様に、第１及び第２領（５） 域からの電極取出しの為にこれらの領域上の酸化膜を除
去して窓３ａ及び４ａを形成するが、この際同時に予定
スクライブ・ライン５上の酸化膜の一部も除去する。即
ち、予定スクライブ・ライン巾Ｗ１ より小さい巾Ｗ２
をもつ帯状酸化膜６が、スクライブ・ライン５のほぼ中
央部に残存するように前記（、）工程の第２領域４形成
時に生成された酸化膜の一部を除去する。従って予定ス
クライブ・ライン巾Ｗ１ より小さい巾Ｗ２をもつ帯状
酸化膜６は、この予定スクライブ・ライン５を画する厚
いフィールド酸化膜２と完全にセ・母レートされなけれ
ばならない。この様子は第２Ａ図及び第２Ｂ図として示
す平面図を参照するとより理解できると思う。第２Ａ図
は本発明方法により得られたウェハーの全体平面図を、
第２Ｂ図は第２Ａ図のＡ部拡大図を示す。次に゛（ｃ）
に示すように第１及び第２領域３，４からの電極取出し
の為の配線材料として例えばアルミニウム２を蒸着し、
パターンエッチを行う。このノｆターンエッチで予定ス
クライブ・ライン５上のアルミニウム電極層７も同時に
（６） 除去する。次に（ｄ）に示すようにこのアルミニウム電
極層７上にパッシベーション膜として、例えばリンシリ
ケートガス（ＰＳＧ ）膜８を被着させ、ポンディング
・・ぐラド９上の前記ＰＳＧ膜を除去して、ウェハープ
ロセスは終了する。尚、このパッシベーション膜９の除
去は、本実施例の様にＰＳＧ膜を用いた場合は、そのエ
ツチング液が弗化水素酸をベースにしているため、熱生
成酸化膜から成る帯状酸化膜２のエツチング液と同じで
あるから、この場合は、帯状酸化膜２上にＰＳＧ膜９を
残す必要がある。しかしパッシベーション膜９と帯状酸
化膜２の膜が異る場合、例えば窒化膜と酸化膜の様な組
合せの場合は、帯状酸化膜６上の窒化膜（・母ッシペー
ション膜）４、’ｔ”ンディングパッド形成時に同時に
除去する。そして（、）に示すようにスクライブ・ライ
ン上に残存した帯状酸化膜６上をダイヤモンド・ブレー
ド１０で裁断する。尚、この（ｅ）工程の断面図は、（
ａ）乃至（ｄ）工程の断面図の左側が省略され、右側断
面が拡大されて描かれているので注意されたい。この裁
断は帯状酸化膜６の中央にブレード１０が当るようにブ
レード１０の位置決めを行うが、少なくともこのブレー
ド１０が帯状酸化膜６を介してシリコン基板１を裁断す
るように、ブレード１θの位置を決めることが必要であ
る。従って使用するカッタの機械精度が良好で、特にブ
レード１０の横揺が小さければ、その分帯状酸化膜巾Ｗ
２を小さくすることができ、結果トしてスクライブ・ラ
イン巾Ｗ１を小さく設計できる。尚、この工程での裁断
によってもチッピングは発生するが、帯状酸化膜６のエ
ツジ６ａでこのチッピングやクラックが止る。これは単
結晶シリコンが襞間性といわれる結晶軸に沿ってクラッ
クが発生するが、酸化膜は非結晶であり、このクラック
に対する方向性がない為と思われる。又ブレードによる
裁断時の歪がこの帯状酸化膜に吸収され、応力が分散さ
れてシリコン基板に与える影響を小さくしているものと
思われるが、これらは第３図のデータからの推察である
。第３図は、スクライブ・ラインに絶縁膜を有しない、
いわゆる従来の方法によって裁断を行ったチッピング発
生量と本願方法によって裁断を行った際のチッピング発
生量との実験比較図である。イはシリコン基板に直接ダ
イヤモンドブレードを当てて裁断したもの、口は熱生成
酸化膜を介して、イと同じブレードで裁断したもの、ハ
はＣＶＤ酸化膜を介して、イと同じブレードで裁断した
ものをそれぞれ示す。
縦軸はチッピング量を横軸はサンプル数を示す。
尚縦軸のチッピング量はスクライブ・ラインのセンタか
ら各素子方向への距離である。この比較図から考察する
限り、熱生成酸化膜は、そのチッピング発生量が著しく
低く良好な結果をもたらすことが解る。
ら各素子方向への距離である。この比較図から考察する
限り、熱生成酸化膜は、そのチッピング発生量が著しく
低く良好な結果をもたらすことが解る。
（発明の効果）
以上詳細に説明した通シ、本願発明方法に従えば、カッ
タによるスクライビング時のチッピングが極めて制限で
きるから、スクライブ・ライン巾を予め小さく設計でき
、これによシウニハー一枚当シのチップの収率が大きく
向上する。更にウェハープロセスの終了した段階での不
良率の低減に寄与し、安価な半導体装置を提供すること
ができ（９） る等、この種装置の製造方法に用いて有益である。
タによるスクライビング時のチッピングが極めて制限で
きるから、スクライブ・ライン巾を予め小さく設計でき
、これによシウニハー一枚当シのチップの収率が大きく
向上する。更にウェハープロセスの終了した段階での不
良率の低減に寄与し、安価な半導体装置を提供すること
ができ（９） る等、この種装置の製造方法に用いて有益である。
第１図（、）乃至（、）は本発明の一実施例を示す工程
断面図、第２Ａ図は、本発明方法によって得られたウェ
ハーの全体平面図、第２Ｂ図は第２Ａ図のＡ部拡大平面
図、第３図は本発明方法と従来方法との実験比較図であ
る。 １・・・シリコン基板、２・・・熱生成酸化膜、３・・
・第１領域、４・・・第２領域、５・・・スクライブ・
ライン、６・・・帯状酸化膜、７・・・アルミニウム配
線層、８・・・ＰＳＧ膜、９・・・ホンディングミ４ツ
ド、１０・・・ダイヤモンド・ブレード。 特許出願人 沖電気工業株式会社 （１０） 手続補正書（自発） １．事件の表示 昭和５９年 特 許 願第１０８４．７４号２、発明の
名称 半導体ウェハーのスクライブ方法 ３ 補正をする者 事件との関係 特許出願人 住 所（〒１０５） 東京都港区虎ノ門１丁目７番１２
号４、代理人 住 所（〒１０５） 東京都港区虎ノ門１丁目７番１２
号５、補正の対象 明細書中「発明の詳細な説明」の欄
６、補正の内容 （１）明細書第７頁第３行目に「リンシリケートガス」
とあるのを「リンシリケートガラス」と補正する。 （２）同書第９頁第８行目から第９行目に［スクライブ
・ラインのセンタから］とあるのを「スクライブ・ライ
ンのエツジから」と補正する。 （３）口面第３０ｔ８す職の速り補正す乙。
断面図、第２Ａ図は、本発明方法によって得られたウェ
ハーの全体平面図、第２Ｂ図は第２Ａ図のＡ部拡大平面
図、第３図は本発明方法と従来方法との実験比較図であ
る。 １・・・シリコン基板、２・・・熱生成酸化膜、３・・
・第１領域、４・・・第２領域、５・・・スクライブ・
ライン、６・・・帯状酸化膜、７・・・アルミニウム配
線層、８・・・ＰＳＧ膜、９・・・ホンディングミ４ツ
ド、１０・・・ダイヤモンド・ブレード。 特許出願人 沖電気工業株式会社 （１０） 手続補正書（自発） １．事件の表示 昭和５９年 特 許 願第１０８４．７４号２、発明の
名称 半導体ウェハーのスクライブ方法 ３ 補正をする者 事件との関係 特許出願人 住 所（〒１０５） 東京都港区虎ノ門１丁目７番１２
号４、代理人 住 所（〒１０５） 東京都港区虎ノ門１丁目７番１２
号５、補正の対象 明細書中「発明の詳細な説明」の欄
６、補正の内容 （１）明細書第７頁第３行目に「リンシリケートガス」
とあるのを「リンシリケートガラス」と補正する。 （２）同書第９頁第８行目から第９行目に［スクライブ
・ラインのセンタから］とあるのを「スクライブ・ライ
ンのエツジから」と補正する。 （３）口面第３０ｔ８す職の速り補正す乙。
Claims (2)
- （１）半導体ウェハー主表面上のスクライブラインによ
って画された複数の素子を、個々の素子にスクライブす
る方法に於て、予定スクライブライン上に存在している
熱生成酸化膜を除去して前記半導体ウェハー主表面を露
出させた後、このスクライブライン巾よシ小さい巾の帯
状絶縁膜を、該スクライブラインのほぼ中央部に形成し
、その後この帯状絶縁膜上をカッターでスクライブする
ことを特徴とする半導体ウェハーのスクライブ方法。 - （２）前記帯状絶縁膜は熱生成酸化膜であることを特徴
とする特許請求の範囲第１項記載の半導体ウェハーのス
クライブ方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59108474A JPS60253241A (ja) | 1984-05-30 | 1984-05-30 | 半導体ウエハ−のスクライブ方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59108474A JPS60253241A (ja) | 1984-05-30 | 1984-05-30 | 半導体ウエハ−のスクライブ方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS60253241A true JPS60253241A (ja) | 1985-12-13 |
Family
ID=14485670
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59108474A Pending JPS60253241A (ja) | 1984-05-30 | 1984-05-30 | 半導体ウエハ−のスクライブ方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60253241A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62281334A (ja) * | 1986-05-29 | 1987-12-07 | Mitsubishi Electric Corp | 半導体装置 |
| DE4020195A1 (de) * | 1989-06-27 | 1991-01-10 | Mitsubishi Electric Corp | Halbleiterchip und verfahren zu seiner herstellung |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5610944A (en) * | 1979-07-06 | 1981-02-03 | Mitsubishi Electric Corp | Division of semiconductor device |
| JPS58137228A (ja) * | 1982-02-09 | 1983-08-15 | Toshiba Corp | 半導体装置の製造方法 |
-
1984
- 1984-05-30 JP JP59108474A patent/JPS60253241A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5610944A (en) * | 1979-07-06 | 1981-02-03 | Mitsubishi Electric Corp | Division of semiconductor device |
| JPS58137228A (ja) * | 1982-02-09 | 1983-08-15 | Toshiba Corp | 半導体装置の製造方法 |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62281334A (ja) * | 1986-05-29 | 1987-12-07 | Mitsubishi Electric Corp | 半導体装置 |
| DE4020195A1 (de) * | 1989-06-27 | 1991-01-10 | Mitsubishi Electric Corp | Halbleiterchip und verfahren zu seiner herstellung |
| US5024970A (en) * | 1989-06-27 | 1991-06-18 | Mitsubishi Denki Kabushiki Kaisha | Method of obtaining semiconductor chips |
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