JPS61251050A - 半導体ウエハのチツプ分割方法 - Google Patents
半導体ウエハのチツプ分割方法Info
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- JPS61251050A JPS61251050A JP60091657A JP9165785A JPS61251050A JP S61251050 A JPS61251050 A JP S61251050A JP 60091657 A JP60091657 A JP 60091657A JP 9165785 A JP9165785 A JP 9165785A JP S61251050 A JPS61251050 A JP S61251050A
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- Japan
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- wafer
- substrate
- film
- scribe line
- dicing
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- H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
- H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野）
この発明は、化合物半導体基板上に多数形成された半導
体装置を有する半導体ウェハを個々のチップに分割する
方法に関する。
体装置を有する半導体ウェハを個々のチップに分割する
方法に関する。
（従来の技術）
畷
従来より、 ＧａＡｓ、ＩｎＰ、ＧａＡＳＰ等の化合物
半導体基板を用いた半導体装置の製造工程において、化
合物半導体基板りに多数形成された半導体装置を有する
半導体ウェハを個々のチップに分割する際、ダイヤモン
ドポイントスクライバ（以下、スクライバとする）又は
グイシングツ−を用いて分割する方法が採られていた。
半導体基板を用いた半導体装置の製造工程において、化
合物半導体基板りに多数形成された半導体装置を有する
半導体ウェハを個々のチップに分割する際、ダイヤモン
ドポイントスクライバ（以下、スクライバとする）又は
グイシングツ−を用いて分割する方法が採られていた。
一般に、分割時のウェハの状態は分割予定領域（以下、
スクライブラインと称する）において化合物半導体基板
の基板面が露出している。
スクライブラインと称する）において化合物半導体基板
の基板面が露出している。
第２図はこのような半導体ウェハを半導体装置毎の個々
のチップに分割するための従来の方法を説明するための
線図である。
のチップに分割するための従来の方法を説明するための
線図である。
尚、この図はスクライブラインを含みその周辺部分のみ
を示すウェハ断面図であり、このスクライブラインの両
側にある半導体装置は省略して示しである。
を示すウェハ断面図であり、このスクライブラインの両
側にある半導体装置は省略して示しである。
図において１０は半導体ウェハの一部分を示し。
１１は化合物半導体基板（以下、基板１１とする）を示
す。
す。
又、１２はスクライブラインを示し、このスクライブラ
イン１２は半導体装置毎の個々のチー２プに分割するた
め、基板ｌｌ上の半導体装置（図示せず）間の基板面の
一部を露出させて形成しである。
イン１２は半導体装置毎の個々のチー２プに分割するた
め、基板ｌｌ上の半導体装置（図示せず）間の基板面の
一部を露出させて形成しである。
さらに、この図にはスクライブライン１２と半導体装置
との位置関係を明確にするため、スクライブライン１２
の両側の基板１１上に、半導体装置の製造の際に順次形
成された層間絶ｔ＆膜、配線金属膜及びバッジベージ、
ン膜のそれぞれの端部である１３．１４及び１５をそれ
ぞれ示しである。又、このパッシベーション膜は一般に
シリコン酸化膜が用いられている。
との位置関係を明確にするため、スクライブライン１２
の両側の基板１１上に、半導体装置の製造の際に順次形
成された層間絶ｔ＆膜、配線金属膜及びバッジベージ、
ン膜のそれぞれの端部である１３．１４及び１５をそれ
ぞれ示しである。又、このパッシベーション膜は一般に
シリコン酸化膜が用いられている。
このスクライブライン１２に沿って、スクライバ又はグ
イシングツ−により、化合物半導体基板に傷又は切り込
みを形成し、その後、基板１１の主面に圧力をかけるこ
とにより個々のチップに分割出来る。
イシングツ−により、化合物半導体基板に傷又は切り込
みを形成し、その後、基板１１の主面に圧力をかけるこ
とにより個々のチップに分割出来る。
しかし、ＧａＡｓ、 ＩｎＰ、ＧａＡｓＰ等の化合物半
導体基板はシリコン基板等と比較すると硬く脆いため、
スクライバ又はダイシングソーにより４これらの基板に
対しチップに分割するための加工を直接行うと、加工が
行なわれた個所の周辺領域に半導体装置にまで達するよ
うなりラックや割れが発生したり、半導体装置の角が欠
落することがあった。これらの障害は半導体装置の特性
の劣化及び半導体装置の製造歩留りの低下を招く一因と
なっていた。
導体基板はシリコン基板等と比較すると硬く脆いため、
スクライバ又はダイシングソーにより４これらの基板に
対しチップに分割するための加工を直接行うと、加工が
行なわれた個所の周辺領域に半導体装置にまで達するよ
うなりラックや割れが発生したり、半導体装置の角が欠
落することがあった。これらの障害は半導体装置の特性
の劣化及び半導体装置の製造歩留りの低下を招く一因と
なっていた。
この障害の発生を防止するため、グイシングツ−により
基板１１に切込を形成する際には、グイシングツ−に装
着して用いるブレードとして、細かい粒子のダイヤモン
ドで形成されたブレードを用いて、さらにこのブレード
を高速回転させ、かつ、低速で基板上を進行させて加工
を行いクラ−２りや割れの発生を抑えていた。
基板１１に切込を形成する際には、グイシングツ−に装
着して用いるブレードとして、細かい粒子のダイヤモン
ドで形成されたブレードを用いて、さらにこのブレード
を高速回転させ、かつ、低速で基板上を進行させて加工
を行いクラ−２りや割れの発生を抑えていた。
又、クラック等が発生しても、これらが半導体装置にま
で達しないように、一般にはスクライブライン１２の幅
を８０〜１００ｕ、１１と広くしていたが、このように
するとチップ占有面積の大小を決定する一因となってい
た。
で達しないように、一般にはスクライブライン１２の幅
を８０〜１００ｕ、１１と広くしていたが、このように
するとチップ占有面積の大小を決定する一因となってい
た。
又、他にクラック等の発生の低減とブレードの進行速度
を早めて加工を行い加工時間の短縮を計ることとを目的
として、特開昭５８−１６２０４７号に開示されている
ように、スクライブライン１２を覆うように基板１１１
にレジストを塗布し、このレジスト上からグイシングツ
−により基板１１に達するような切り込みを形成する方
法が提案されている。
を早めて加工を行い加工時間の短縮を計ることとを目的
として、特開昭５８−１６２０４７号に開示されている
ように、スクライブライン１２を覆うように基板１１１
にレジストを塗布し、このレジスト上からグイシングツ
−により基板１１に達するような切り込みを形成する方
法が提案されている。
（発明が解決しようとする問題点）
しかしながら、従来の方法では、グイシングツ−により
チップに分割する加工を行なう際に基板ｌｌ上を進行さ
せるブレードの進行速度を遅くしなければならず、チッ
プに分割する時間がかかるという問題があった。又、ス
クライブライン１２の幅を広くする必要があるため、基
板１１上に占めるスクライブライン１２の面積が大きく
なり、基板１１上の半導体装置の集積度が低下するとい
う問題があった。
チップに分割する加工を行なう際に基板ｌｌ上を進行さ
せるブレードの進行速度を遅くしなければならず、チッ
プに分割する時間がかかるという問題があった。又、ス
クライブライン１２の幅を広くする必要があるため、基
板１１上に占めるスクライブライン１２の面積が大きく
なり、基板１１上の半導体装置の集積度が低下するとい
う問題があった。
又、レジストを基板１１上に塗布した後に半導体装置の
分割を行う方法は、レジストの塗布及びチップに分割し
た後に行なうレジストの剥離に時間がかかるという問題
があった。又、レジストの剥離が不充分であるとレジス
トの残渣が半導体装置の特性を劣化させることにもなっ
ていた。
分割を行う方法は、レジストの塗布及びチップに分割し
た後に行なうレジストの剥離に時間がかかるという問題
があった。又、レジストの剥離が不充分であるとレジス
トの残渣が半導体装置の特性を劣化させることにもなっ
ていた。
さらに、加工中にレジストがダイシングソーのブレード
の目につまり、加工速度を低下させること及び高価なブ
レードの消耗を早めることの原因にもなっていた。
の目につまり、加工速度を低下させること及び高価なブ
レードの消耗を早めることの原因にもなっていた。
このように従来の方法では、量産性に優れ、低コストで
、歩留り良く、基板１１上に多数形成された半導体装置
毎の個々のチップに分割することが出来なかった。
、歩留り良く、基板１１上に多数形成された半導体装置
毎の個々のチップに分割することが出来なかった。
この発明の目的は、このような問題点を解決し、化合物
半導体基板上に多数形成された半導体装置を有する半導
体ウェハを個々のチップに分割する際に、クラック、割
れ及び半導体装置の欠落を発生させることなく、量産性
に優れ、低コストで、歩留り良く個々のチップに分割が
行なえる方法を提供することにある。
半導体基板上に多数形成された半導体装置を有する半導
体ウェハを個々のチップに分割する際に、クラック、割
れ及び半導体装置の欠落を発生させることなく、量産性
に優れ、低コストで、歩留り良く個々のチップに分割が
行なえる方法を提供することにある。
（問題点を解決するための手段）
この目的の達成を図るためこの発明によれば、化合物半
導体基板上に多数形成された半導体装置を有する半導体
ウェハを個々のチップに分割するに当り、 少なくともスクライブラインに該当する基板面領域に非
晶質膜を一層以上形成する工程と、この非晶質膜上から
分割手段により切り込みを形成して個々のチップに分割
する工程とを具えたことを特徴とする。
導体基板上に多数形成された半導体装置を有する半導体
ウェハを個々のチップに分割するに当り、 少なくともスクライブラインに該当する基板面領域に非
晶質膜を一層以上形成する工程と、この非晶質膜上から
分割手段により切り込みを形成して個々のチップに分割
する工程とを具えたことを特徴とする。
（作用）
このように構成することにより、化合物半導体基板上の
各半導体装置間に設けたスクライブラインとには非晶質
膜が形成されている。従って、スクライバ又はグイシン
グツ−等を用いて化合物半導体基板上に多数形成された
半導体装置を有する半導体ウェハを個々のチップに分割
するための加工を行なうと、先ず非晶質な絶縁膜の加工
が行なわれ、その後、化合物半導体基板のスクライブラ
インの部分の加工が行なわれる。
各半導体装置間に設けたスクライブラインとには非晶質
膜が形成されている。従って、スクライバ又はグイシン
グツ−等を用いて化合物半導体基板上に多数形成された
半導体装置を有する半導体ウェハを個々のチップに分割
するための加工を行なうと、先ず非晶質な絶縁膜の加工
が行なわれ、その後、化合物半導体基板のスクライブラ
インの部分の加工が行なわれる。
これがため、スフライへのダイヤモンドカー、り又はグ
イシングツ−のブレード等が化合物半導体基板に接触す
る際の初期衝撃及び加工時の応力をこの非晶質な絶縁膜
が吸収し、化合物半導体基板に発生するクラックや割れ
を著しく低減する。
イシングツ−のブレード等が化合物半導体基板に接触す
る際の初期衝撃及び加工時の応力をこの非晶質な絶縁膜
が吸収し、化合物半導体基板に発生するクラックや割れ
を著しく低減する。
（実施例）
以下、図面を参照してこの発明の実施例につき説明する
。
。
尚、これら図において従来と同一の構成成分については
同一の符号を付して示しである。又、これらの図はこの
発明が理解出来る程度に概略的に示しである。
同一の符号を付して示しである。又、これらの図はこの
発明が理解出来る程度に概略的に示しである。
第１図（Ａ）〜（Ｄ）はこの発明の一実施例を説明する
ための工程図である。
ための工程図である。
これらの図は、ＧａＡｓ基板上に半導体装置としてＭＥ
Ｓ ＦＥＴを多数有する半導体ウェハを、個々のチップ
に分割するために各ＭＥＳ ＦＥＴの間の基板上に形成
したスクライブラインの部分のウェハ断面を示したもの
で、従来図（第２図）と同様、半導体装置であるＭＥＳ
ＦＥＴは省略して示しである。
Ｓ ＦＥＴを多数有する半導体ウェハを、個々のチップ
に分割するために各ＭＥＳ ＦＥＴの間の基板上に形成
したスクライブラインの部分のウェハ断面を示したもの
で、従来図（第２図）と同様、半導体装置であるＭＥＳ
ＦＥＴは省略して示しである。
図において１１は化合物半導体基板としてのＧａＡｓ基
板１１を示し、このＱａＡｓ基板ｌｌ上のＭＥＳ ＦＥ
Ｔ形成領域には図示せずも活性層とオーミック電極とゲ
ート電極とが形成されている。
板１１を示し、このＱａＡｓ基板ｌｌ上のＭＥＳ ＦＥ
Ｔ形成領域には図示せずも活性層とオーミック電極とゲ
ート電極とが形成されている。
これらが形成されたＧａＡｓ基板１１の全面に、ＣＶＤ
法により層間絶縁膜として例えばシリコン酸化膜を約４
０００λの膜厚で形成する。
法により層間絶縁膜として例えばシリコン酸化膜を約４
０００λの膜厚で形成する。
次に、 ＭＥＳ ＦＥＴのコンタクト窓を開ける工程と
同時に、Ｍフッ酸溶液により、又は、ＣＦａ等によるＲ
ＩＥ法により、各ＭＥＳ ＦＥＴの間のスクライブライ
ン１２に該当する基板１１上のシリコン酸化膜を幅７０
ＩＬ１１にわたって除去する。
同時に、Ｍフッ酸溶液により、又は、ＣＦａ等によるＲ
ＩＥ法により、各ＭＥＳ ＦＥＴの間のスクライブライ
ン１２に該当する基板１１上のシリコン酸化膜を幅７０
ＩＬ１１にわたって除去する。
次に、この基板１１上にリフトオフ法により配線金属膜
としてＴｉ／Ｐｔ／Ａｕを形成して第１図（Ａ）に示す
ウェハ構造を得る。尚、第１図（Ａ）において１３はＭ
ＥＳ ＦＥＴの層間綿ｔｉ＆膜の端部を、１４はＭＥＳ
ＦＥＴの配線金属膜の端部をそれぞれ示す。
としてＴｉ／Ｐｔ／Ａｕを形成して第１図（Ａ）に示す
ウェハ構造を得る。尚、第１図（Ａ）において１３はＭ
ＥＳ ＦＥＴの層間綿ｔｉ＆膜の端部を、１４はＭＥＳ
ＦＥＴの配線金属膜の端部をそれぞれ示す。
さらに、このウェハの全面にＣＶＤ法により、ＭＥＳ
ＦＥＴのパッシベーション膜１５として、例えば非晶質
なシリコン窒化膜１５を４０００λ〜８０００λの膜厚
で形成して、スクライブライン１２上をこのシリフン窒
化［１５で覆い第１図（Ｂ）に示すウェハ構造を得る。
ＦＥＴのパッシベーション膜１５として、例えば非晶質
なシリコン窒化膜１５を４０００λ〜８０００λの膜厚
で形成して、スクライブライン１２上をこのシリフン窒
化［１５で覆い第１図（Ｂ）に示すウェハ構造を得る。
このウェハの裏面を粘着シートに接着させた後、スクラ
イバ又はグイシングツ−等に載置し固定する０次に、ス
クライバ又はグイシングツ−等を駆動して非晶質なシリ
コン窒化ＩＩ １５１：からスクライブライン１２に沿
ってこのウェハに切り込み１８を形成する（第１図（Ｃ
））。
イバ又はグイシングツ−等に載置し固定する０次に、ス
クライバ又はグイシングツ−等を駆動して非晶質なシリ
コン窒化ＩＩ １５１：からスクライブライン１２に沿
ってこのウェハに切り込み１８を形成する（第１図（Ｃ
））。
次に、この粘着シートに接着されているウェハをスクラ
イバ又はダイシングソー等から取りはずして、粘着シー
トｘ面よりこのウェハに圧力を加えることによりＧａＡ
ｓ基板１１上に多数形成されているＭＥＳ ＦＥＴ １
２を偏々のチップ毎に分割することが出来る。
イバ又はダイシングソー等から取りはずして、粘着シー
トｘ面よりこのウェハに圧力を加えることによりＧａＡ
ｓ基板１１上に多数形成されているＭＥＳ ＦＥＴ １
２を偏々のチップ毎に分割することが出来る。
と述した実施例では基板１１をＧａＡｓとし、その基板
りに形成した半導体装置をＭＥＳ ＦＥＴとして、基板
ｌｌ上に多数形成された半導体装置を個々のチップ毎に
分割して分離量る方法につき説明したが、この方法は基
板の種類及びその基板上に形成される半導体装置の種類
に限定されるものではなく。
りに形成した半導体装置をＭＥＳ ＦＥＴとして、基板
ｌｌ上に多数形成された半導体装置を個々のチップ毎に
分割して分離量る方法につき説明したが、この方法は基
板の種類及びその基板上に形成される半導体装置の種類
に限定されるものではなく。
他の化合物半導体基板、例えばＩｎＰ、ＧａＡｔＰ等の
基板とに形成された。他の半導体装置、例えば発光ダイ
オード等を半導体装置毎の個々のチップに分割する際も
同様にして行なえる。
基板とに形成された。他の半導体装置、例えば発光ダイ
オード等を半導体装置毎の個々のチップに分割する際も
同様にして行なえる。
叉、実施例で用いた非晶質なシリコン窒化膜は非晶質な
シリコン酸化膜であってもよい。
シリコン酸化膜であってもよい。
（発明の効果）
丘述したことから明らかなように、この発明によれば、
化合物半導体基板上に多数形成された半導体装置の各半
導体装置間に設けたスクライブライン上に非晶質な絶縁
膜を形成しであるため、スクライバ又はグイシングツ−
等により各半導体装置毎の個々のチップに分割するため
の加工を行なう際、スクライバのダイヤモンドカッタ又
はグイシングツ−のブレード等により、先ず非晶質な絶
縁膜の加工が行なわれ、その後、化合物半導体基板のス
クライブラインの部分の加工が行なわれる。
化合物半導体基板上に多数形成された半導体装置の各半
導体装置間に設けたスクライブライン上に非晶質な絶縁
膜を形成しであるため、スクライバ又はグイシングツ−
等により各半導体装置毎の個々のチップに分割するため
の加工を行なう際、スクライバのダイヤモンドカッタ又
はグイシングツ−のブレード等により、先ず非晶質な絶
縁膜の加工が行なわれ、その後、化合物半導体基板のス
クライブラインの部分の加工が行なわれる。
このため、スクライバのダイヤモンドカッタ又はグイシ
ングツ−のブレード等が化合物半導体基板に接触する際
の初期衝撃及び加工時の応力をこの非晶質な絶縁膜が吸
収し、化合物半導体基板に発生するクラックや割れを著
しく低減出来る。
ングツ−のブレード等が化合物半導体基板に接触する際
の初期衝撃及び加工時の応力をこの非晶質な絶縁膜が吸
収し、化合物半導体基板に発生するクラックや割れを著
しく低減出来る。
又、従来のようにレジストを塗布してクラックや割れの
低減を行なっていた方法と比較して、この非晶質な絶縁
膜を用いる方法は半導体装置上に形成するパッジベージ
１ン膜を用いることが出来るので工程数を増やすことな
くクラックや割れの低減が行なえる。
低減を行なっていた方法と比較して、この非晶質な絶縁
膜を用いる方法は半導体装置上に形成するパッジベージ
１ン膜を用いることが出来るので工程数を増やすことな
くクラックや割れの低減が行なえる。
従って、従来の方法と比較して、特別に工程を増やすこ
ともなく、スクライブラインの幅を少なくすることが出
来、化合物半導体基板上の半導体装置の集積度を高める
ことが出来る。
ともなく、スクライブラインの幅を少なくすることが出
来、化合物半導体基板上の半導体装置の集積度を高める
ことが出来る。
さらに、直接基板に加工を行っていた従来の方法と比較
して、２〜３倍の処理速度でスクライバ又はグイシング
ツ−によりチップに分割するための加工を行なっても半
導体装置へのクラックや割れの影響を著しく抑えること
が出来る。
して、２〜３倍の処理速度でスクライバ又はグイシング
ツ−によりチップに分割するための加工を行なっても半
導体装置へのクラックや割れの影響を著しく抑えること
が出来る。
これがため、化合物半導体基板上に多数形成された半導
体装置を有する半導体ウェハを量産性に優れ、低コスト
で、歩留り良く個々のチップに分割することが出来る。
体装置を有する半導体ウェハを量産性に優れ、低コスト
で、歩留り良く個々のチップに分割することが出来る。
第１図（Ａ）〜（Ｃ）はこの発明の一実施例を説明する
ための工程図、 第２図は従来の方法の説明に供する線図である。 ｌ！・・・化合物半導体基板 １２・・・スクライブライン １３・・・半導体装置の層間絶縁膜の端部１４・・・半
導体装置の配線金属膜の端部１５・・・パッシベーショ
ン膜 １Ｂ・・・切り込み 特許出願人 沖電気工業株式会社／／ ： Ｊ！
ｉ針物牛導停基扱 １２；スクライブライン１３ ：
−？停十１表ｙ１め層藺艷特ｄ覧の舅ｌ少ｆ４：牛導
４１４！ｔ１の！！綿金−Ａｄｌｌの謔Ｉ？１５ ：
ｚｉ−ｔ シヘｌ シｔ ンＭｌ １６ ：ＣＩ
Ｊｉｍｈ−＋つ５ト明（：イ季シレエ１弓１１五Ｊ第１
図 ’Ｍつ□
ための工程図、 第２図は従来の方法の説明に供する線図である。 ｌ！・・・化合物半導体基板 １２・・・スクライブライン １３・・・半導体装置の層間絶縁膜の端部１４・・・半
導体装置の配線金属膜の端部１５・・・パッシベーショ
ン膜 １Ｂ・・・切り込み 特許出願人 沖電気工業株式会社／／ ： Ｊ！
ｉ針物牛導停基扱 １２；スクライブライン１３ ：
−？停十１表ｙ１め層藺艷特ｄ覧の舅ｌ少ｆ４：牛導
４１４！ｔ１の！！綿金−Ａｄｌｌの謔Ｉ？１５ ：
ｚｉ−ｔ シヘｌ シｔ ンＭｌ １６ ：ＣＩ
Ｊｉｍｈ−＋つ５ト明（：イ季シレエ１弓１１五Ｊ第１
図 ’Ｍつ□
Claims (1)
- （１）化合物半導体基板上に多数形成された半導体装置
を有する半導体ウェハを個々のチップに分割するに当り
、 少なくともスクライブラインに該当する基板面領域に非
晶質膜を一層以上形成する工程と、該非晶質膜上から分
割手段により切り込みを形成して個々のチップに分割す
る工程と を具えたことを特徴とする半導体ウェハのチップ分割方
法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60091657A JPS61251050A (ja) | 1985-04-27 | 1985-04-27 | 半導体ウエハのチツプ分割方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60091657A JPS61251050A (ja) | 1985-04-27 | 1985-04-27 | 半導体ウエハのチツプ分割方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61251050A true JPS61251050A (ja) | 1986-11-08 |
Family
ID=14032571
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60091657A Pending JPS61251050A (ja) | 1985-04-27 | 1985-04-27 | 半導体ウエハのチツプ分割方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61251050A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006019427A (ja) * | 2004-06-30 | 2006-01-19 | Nec Electronics Corp | 半導体チップおよびその製造方法ならびに半導体装置 |
| JP2006303166A (ja) * | 2005-04-20 | 2006-11-02 | Seiko Epson Corp | 薄膜素子の製造方法、薄膜素子、及び電子機器 |
| JP2016063042A (ja) * | 2014-09-17 | 2016-04-25 | 三菱電機株式会社 | 半導体装置の製造方法 |
-
1985
- 1985-04-27 JP JP60091657A patent/JPS61251050A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006019427A (ja) * | 2004-06-30 | 2006-01-19 | Nec Electronics Corp | 半導体チップおよびその製造方法ならびに半導体装置 |
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| JP2006303166A (ja) * | 2005-04-20 | 2006-11-02 | Seiko Epson Corp | 薄膜素子の製造方法、薄膜素子、及び電子機器 |
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