JPS61251147A - 半導体ウエハのチツプ分割方法 - Google Patents
半導体ウエハのチツプ分割方法Info
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- JPS61251147A JPS61251147A JP60093184A JP9318485A JPS61251147A JP S61251147 A JPS61251147 A JP S61251147A JP 60093184 A JP60093184 A JP 60093184A JP 9318485 A JP9318485 A JP 9318485A JP S61251147 A JPS61251147 A JP S61251147A
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- H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野）
この発明は、化合物半導体基板上に多数形成された半導
体装置を有する半導体ウェハな個々のチー、プに分割す
る方法に関する。
体装置を有する半導体ウェハな個々のチー、プに分割す
る方法に関する。
（従来の技術）
従来より、ＧａＡｓ、ＩｎＰ、ＧａＡｓＰ等の化合物半
導体基板を用いた半導体装置の製造工程において、化合
物半導体基板上に多数形成された半導体装置を有する半
導体ウェハを個々のチップに分割する際。
導体基板を用いた半導体装置の製造工程において、化合
物半導体基板上に多数形成された半導体装置を有する半
導体ウェハを個々のチップに分割する際。
ダイヤモンドポイントスクライバ（以下、スクライバと
する）又はグイシングツ−を用いて分割する方法が採ら
れていた。一般に、分割時のウェハの状態は分割予定領
域（以下、スクライブラインと称する）において化合物
半導体基板の基板面が露出している。
する）又はグイシングツ−を用いて分割する方法が採ら
れていた。一般に、分割時のウェハの状態は分割予定領
域（以下、スクライブラインと称する）において化合物
半導体基板の基板面が露出している。
第２図はこのような半導体ウェハを半導体装置毎の個々
のチップに分割するための従来の方法を説明するための
線図である。
のチップに分割するための従来の方法を説明するための
線図である。
尚、この図はスクライブラインを含みその周辺部分のみ
を示すウェハ断面図であり、このスクライブラインの両
側にある半導体装置は省略して示しである。
を示すウェハ断面図であり、このスクライブラインの両
側にある半導体装置は省略して示しである。
図においてｌＯは半導体ウェハの一部分を示し。
１１は化合物半導体基板（以下、基板１１とする）を示
す。
す。
又、１２はスクライブラインを示し、このスクライブラ
イン１２は半導体装置毎の個々のチップに分割するため
、基板１１上の半導体装置（図示せず）間の基板面の一
部を露出させて形成しである。
イン１２は半導体装置毎の個々のチップに分割するため
、基板１１上の半導体装置（図示せず）間の基板面の一
部を露出させて形成しである。
さらに、この図にはスクライブライン１２と半導体装置
との位置関係を明確にするため、スクライブライン１２
の両側の基板１１上に、半導体装置の製造の際に順次形
成された層間絶縁膜、配線金属膜及びパッジベージ、ン
膜のそれぞれの端部である１３．１４及び１５をそれぞ
れ示しである。又、このパッシベーション膜は一般にシ
リコン酸化膜が用いられている。
との位置関係を明確にするため、スクライブライン１２
の両側の基板１１上に、半導体装置の製造の際に順次形
成された層間絶縁膜、配線金属膜及びパッジベージ、ン
膜のそれぞれの端部である１３．１４及び１５をそれぞ
れ示しである。又、このパッシベーション膜は一般にシ
リコン酸化膜が用いられている。
このスクライブライン１２に沿って、スクライバ又はグ
イシングツ−により、化合物半導体基板に傷又は切り込
みを形成し、その後、基板１１の主面に圧力をかけるこ
とにより個々のチップに分割出来る。
イシングツ−により、化合物半導体基板に傷又は切り込
みを形成し、その後、基板１１の主面に圧力をかけるこ
とにより個々のチップに分割出来る。
しかし、 ＧａＡｇ、ＩｎＰ、ＧａＡｓＰ等の化合物半
導体基板はシリコン基板等と比較すると硬く脆いため、
スクライバ又はグイシングツ−により、これらの基板に
対しチップに分割するための加工を直接行うと、加工が
行なわれた個所の周辺領域に半導体装置にまで達するよ
うなりラックや割れが発生したり、半導体装置の角が欠
落することがあった。これらの障害は半導体装置の特性
の劣化及び半導体装置の製造歩留りの低下を招く一因と
なっていた。
導体基板はシリコン基板等と比較すると硬く脆いため、
スクライバ又はグイシングツ−により、これらの基板に
対しチップに分割するための加工を直接行うと、加工が
行なわれた個所の周辺領域に半導体装置にまで達するよ
うなりラックや割れが発生したり、半導体装置の角が欠
落することがあった。これらの障害は半導体装置の特性
の劣化及び半導体装置の製造歩留りの低下を招く一因と
なっていた。
この障害の発生を防出するため、グイシングツ−により
基板１１に切込を形成する際には、グイシングツ−に装
着して用いるブレードとして、細かい粒子のダイヤモン
ドで形成されたブレードを用いて、さらにこのブレード
を高速回転させ、かつ、低速で基板１を進行させて加工
を行いクラックや割れの発生を抑えていた。
基板１１に切込を形成する際には、グイシングツ−に装
着して用いるブレードとして、細かい粒子のダイヤモン
ドで形成されたブレードを用いて、さらにこのブレード
を高速回転させ、かつ、低速で基板１を進行させて加工
を行いクラックや割れの発生を抑えていた。
又、クラック等が発生しても、これらが半導体装置にま
で達しないように、一般にはスクライブライン１２の幅
を８０〜１００ ｕＬ層と広くしていたが、このように
するとチップ占有面積の大小を決定する一因となってい
た。
で達しないように、一般にはスクライブライン１２の幅
を８０〜１００ ｕＬ層と広くしていたが、このように
するとチップ占有面積の大小を決定する一因となってい
た。
又、他に、クラック等の発生の低減と、ブレードの進行
速度を早めて加工を行い加工時間の短縮を計ることとを
目的として、特開昭５８−ＩＥ１２０４７号に開示され
ているように、スクライブライン１２を覆うように基板
１１上にレジストを塗布し、このレジスト上からグイシ
ングツ−により基板１１に達するような切り込みを形成
する方法が提案されている。
速度を早めて加工を行い加工時間の短縮を計ることとを
目的として、特開昭５８−ＩＥ１２０４７号に開示され
ているように、スクライブライン１２を覆うように基板
１１上にレジストを塗布し、このレジスト上からグイシ
ングツ−により基板１１に達するような切り込みを形成
する方法が提案されている。
（発明が解決しようとする問題点）
しかしながら、従来の方法では、グイシングツ−により
チップに分割する加工を行なう際に基板１１上を進行さ
せるブレードの進行速度を遅くしなければならず、チッ
プに分割する時間がかかるという問題があった。又、ス
クライブライン１２の幅を広くする必要があるため、基
板１１上に占めるスクライブライン１２の面積が大きく
なり、基板１１上の半導体装置の集積度が低下するとい
う問題があった。
チップに分割する加工を行なう際に基板１１上を進行さ
せるブレードの進行速度を遅くしなければならず、チッ
プに分割する時間がかかるという問題があった。又、ス
クライブライン１２の幅を広くする必要があるため、基
板１１上に占めるスクライブライン１２の面積が大きく
なり、基板１１上の半導体装置の集積度が低下するとい
う問題があった。
又、レジストを基板ｌｌ上に塗布した後に半導体装置の
分割を行う方法は、レジストの塗布及びチップに分割し
た後に行なうレジストの剥離に時間がかかるという問題
があった。又、レジストの剥離が不充分であるとレジス
トの残液が半導体装置の特性を劣化させることにもなっ
ていた。
分割を行う方法は、レジストの塗布及びチップに分割し
た後に行なうレジストの剥離に時間がかかるという問題
があった。又、レジストの剥離が不充分であるとレジス
トの残液が半導体装置の特性を劣化させることにもなっ
ていた。
さらに、加工中にレジストがグイシングツ−のブレード
の目につまり、加工速度を低下させること及び高価なブ
レードの消耗を早めることの原因にもなっていた。
の目につまり、加工速度を低下させること及び高価なブ
レードの消耗を早めることの原因にもなっていた。
このように従来の方法では、量産性に優れ、低コストで
、歩留り良く、基板ｌｌ上に多数形成された半導体装置
毎の個々のチップに分割することが出来なかった。
、歩留り良く、基板ｌｌ上に多数形成された半導体装置
毎の個々のチップに分割することが出来なかった。
この発明の目的は、このような問題点を解決し、化合物
半導体基板上に多数形成された半導体装置を有する半導
体ウェハを側々のチップに分割する際に、クラック、割
れ及び半導体装置の欠落を発生させることなく、量産性
に優れ、低コストで、歩留り良く個々のチップに分割が
行なえる方法を提供することにある。
半導体基板上に多数形成された半導体装置を有する半導
体ウェハを側々のチップに分割する際に、クラック、割
れ及び半導体装置の欠落を発生させることなく、量産性
に優れ、低コストで、歩留り良く個々のチップに分割が
行なえる方法を提供することにある。
（問題点を解決するための手段）
この目的の達成を図るためこの発明によれば、化合物半
導体基板上に多数形成された半導体装置を有する半導体
ウェハを個々のチップに分割するに当り。
導体基板上に多数形成された半導体装置を有する半導体
ウェハを個々のチップに分割するに当り。
スクライブラインの両側の、このスクライブラインに沿
った基板面領域の少なくとも一部分に金属膜を一層以上
形成する工程と、 少なくともこれらスクライブラインと金属膜との１に非
晶質膜を一層以上形成する工程と。
った基板面領域の少なくとも一部分に金属膜を一層以上
形成する工程と、 少なくともこれらスクライブラインと金属膜との１に非
晶質膜を一層以上形成する工程と。
この非晶質膜上から分割手段により切り込みを形成して
個々のチップに分割する工程とを具えたことを特徴とす
る。
個々のチップに分割する工程とを具えたことを特徴とす
る。
（作用）
このように構成することにより、化合物半導体基板上の
各半導体装置間に設けたスクライブラインの両側の、こ
のスクライブラインに沿った基板表面には金属膜層が形
成され、さらに、この金属膜層とスクライブラインに該
当する基板との上には非晶質膜層が形成されている。従
って、スクライバ又はグイシングツ−等を用いて化合物
半導体基板上に多数形成された半導体装置を有する半導
体ウェハを個々のチップに分割するための加工を行なう
と、先ず化合物半導体基板表面に形成された非晶質膜層
の加工が行なわれ、その後、化合物半導体基板の加工が
行なわれる。
各半導体装置間に設けたスクライブラインの両側の、こ
のスクライブラインに沿った基板表面には金属膜層が形
成され、さらに、この金属膜層とスクライブラインに該
当する基板との上には非晶質膜層が形成されている。従
って、スクライバ又はグイシングツ−等を用いて化合物
半導体基板上に多数形成された半導体装置を有する半導
体ウェハを個々のチップに分割するための加工を行なう
と、先ず化合物半導体基板表面に形成された非晶質膜層
の加工が行なわれ、その後、化合物半導体基板の加工が
行なわれる。
これがため、スクライバのダイヤモンドカッタ又はグイ
シングツ−のブレード等が化合物半導体基板に接触する
際の初期衝撃及び加工時の応力は化合物半導体基板上に
形成された金属膜層と非晶質！Ｉ層とで吸収される。さ
らに、スクライブラインの両側に形成した金属膜層によ
りこの金属膜層の下の化合物半導体基板の臂開を抑える
。
シングツ−のブレード等が化合物半導体基板に接触する
際の初期衝撃及び加工時の応力は化合物半導体基板上に
形成された金属膜層と非晶質！Ｉ層とで吸収される。さ
らに、スクライブラインの両側に形成した金属膜層によ
りこの金属膜層の下の化合物半導体基板の臂開を抑える
。
（実施例）
以下、図面を参照してこの発明の実施例につき説明する
。
。
尚、これら図において従来と同一の構成成分については
同一の符号を付して示しである。又、これらの図はこの
発明が理解出来る程度に概略的に示しである。
同一の符号を付して示しである。又、これらの図はこの
発明が理解出来る程度に概略的に示しである。
第１図（Ａ）〜（Ｄ）はこの９発明の一実施例を説明す
るための工程図である。
るための工程図である。
これらの図は、 ＧａＡ＋基板上に半導体装置としてＭ
ＥＳ ＦＥＴを多数有する半導体ウェハを１個々のチッ
プに分割するために各ＭＥＳ ＦＥＴの間の基板上に形
成したスクライブラインの部分のウェハ断面を示したも
ので、従来図（第２図）と同様、半導体装置であるＭＥ
Ｓ ＦＥＴは省略して示しである。
ＥＳ ＦＥＴを多数有する半導体ウェハを１個々のチッ
プに分割するために各ＭＥＳ ＦＥＴの間の基板上に形
成したスクライブラインの部分のウェハ断面を示したも
ので、従来図（第２図）と同様、半導体装置であるＭＥ
Ｓ ＦＥＴは省略して示しである。
図において１１は化合物半導体基板としてのＧａＡｓ基
板！■を示す、先ず、ＮＥＳ ＦＥＴのオーミック電極
（図示せず）形成と同時にリフトオフ法により、このオ
ーミック電極形成金属である、ＡｕＧｅ（Ｇｅ １２ｗ
ｔ％）／Ｎ ｉ／Ａｕを用いて、例えば５０鉢脂の幅と
したスクライブライン１２の両側の、スクライブライン
に沿った基板面上に、ガードパターンとして、幅２０ｇ
ｍの金属膜層１７を形成し、第１図（Ａ）に示すウェハ
構造を得る。
板！■を示す、先ず、ＮＥＳ ＦＥＴのオーミック電極
（図示せず）形成と同時にリフトオフ法により、このオ
ーミック電極形成金属である、ＡｕＧｅ（Ｇｅ １２ｗ
ｔ％）／Ｎ ｉ／Ａｕを用いて、例えば５０鉢脂の幅と
したスクライブライン１２の両側の、スクライブライン
に沿った基板面上に、ガードパターンとして、幅２０ｇ
ｍの金属膜層１７を形成し、第１図（Ａ）に示すウェハ
構造を得る。
次に、このウェハの全面にｃｖｎ法により層間絶縁膜と
して例えばシリコン酸化膜を約４００ＯＡの膜厚で形成
する０次に、ＭＥＳ Ｆ、ＥＴのコンタクト窓を開ける
工程と同時に、稀フッ酸溶液により、又は、 ＣＦａ等
によるＲＩＥ法により、スクライブライン１２上のシリ
コン酸化膜を除去してスクライブライン１２に該当する
基板面を露出させる。
して例えばシリコン酸化膜を約４００ＯＡの膜厚で形成
する０次に、ＭＥＳ Ｆ、ＥＴのコンタクト窓を開ける
工程と同時に、稀フッ酸溶液により、又は、 ＣＦａ等
によるＲＩＥ法により、スクライブライン１２上のシリ
コン酸化膜を除去してスクライブライン１２に該当する
基板面を露出させる。
次に、このウェハ上にリフトオフ法により配線金属膜と
してＴｉ／Ｐｔ／Ａｕを形成して第１図（Ｂ）に示すウ
ェハ構造を得る。尚、第１図（Ｂ）において１３はＭＥ
Ｓ ＦＥＴの層間絶縁膜の端部を、！４はＮＥＳ ＦＥ
Ｔの配線金属膜の端部をそれぞれ示す。
してＴｉ／Ｐｔ／Ａｕを形成して第１図（Ｂ）に示すウ
ェハ構造を得る。尚、第１図（Ｂ）において１３はＭＥ
Ｓ ＦＥＴの層間絶縁膜の端部を、！４はＮＥＳ ＦＥ
Ｔの配線金属膜の端部をそれぞれ示す。
次に、このウェハの全面にＣＶＤ法により、ＭＥＳ Ｆ
ＥＴのパッシベーション膜１５として、例えば非晶質な
シリコン窒化膜１５を４０００λ〜８０００λの膜厚で
形成して、第１図（Ｃ）に示すウェハ構造を得る。
ＥＴのパッシベーション膜１５として、例えば非晶質な
シリコン窒化膜１５を４０００λ〜８０００λの膜厚で
形成して、第１図（Ｃ）に示すウェハ構造を得る。
このウェハの裏面を粘着シートに接着させた後、スクラ
イバ又はグイシングツ−等に載置し固定する０次に、ス
クライバ又はグイシングツ−等を駆動して、非晶質なシ
リコン窒化Ｈ１５上からスクライブライン１２に沿って
このウェハに切り込み１Ｂを形成する（第１図（Ｄ））
。
イバ又はグイシングツ−等に載置し固定する０次に、ス
クライバ又はグイシングツ−等を駆動して、非晶質なシ
リコン窒化Ｈ１５上からスクライブライン１２に沿って
このウェハに切り込み１Ｂを形成する（第１図（Ｄ））
。
次に、この粘着シートに接着されているウニ／＼をスク
ライバ又はグイシングツ−等から取りはずして、粘着シ
ート裏面よりこのウニ／＼に圧力を加えることによりＧ
ａＡｓ基板１１上に多数形成されているＭＥＳ ＦＥＴ
を個々のチップ毎に分割することが出来る。
ライバ又はグイシングツ−等から取りはずして、粘着シ
ート裏面よりこのウニ／＼に圧力を加えることによりＧ
ａＡｓ基板１１上に多数形成されているＭＥＳ ＦＥＴ
を個々のチップ毎に分割することが出来る。
上述した実施例では基板１１をＧａＡｓとし、その基板
上に形成した半導体装置をＮＥＳ ＦＥＴとして、基板
１１とに多数形成された半導体装置を個々のチップ毎に
分割して分離する方法につき説明したが。
上に形成した半導体装置をＮＥＳ ＦＥＴとして、基板
１１とに多数形成された半導体装置を個々のチップ毎に
分割して分離する方法につき説明したが。
この方法は基板の種類及びその基板上に形成される半導
体装置の種類に限定されるものではなく。
体装置の種類に限定されるものではなく。
他の化合物半導体基板、例えば１ｎＰ、ＧａＡｇＰ等の
基板上に形成された。他の半導体装置、例えば発光ダイ
オード等を半導体装置毎の個々のチップに分割する際も
同様にして行なえる。
基板上に形成された。他の半導体装置、例えば発光ダイ
オード等を半導体装置毎の個々のチップに分割する際も
同様にして行なえる。
又、実施例ではＭＥＳ ＦＥＴのオーミック電極形成と
同時に、この電極を形成する金属であるＡｕＧｅ（Ｇｅ
１２ｗｔ％）／Ｎｉ／Ａｕ用いて金属膜層１７を形成
したが、ここで用いる金属及びその金属の形成工程はこ
の実施例に限定されるものではなく金属膜層１７を、ゲ
ート電極形成と同時にゲート形成金属であるＡｎ、 Ｐ
ｔ、 Ｗ 、 Ｔｉ等を用いて形成しても良く、又、配
線金属膜形成と同時に配線金属材料として用いられるＴ
ｉ／Ｐｔ／Ａｕにより形成しても良い。
同時に、この電極を形成する金属であるＡｕＧｅ（Ｇｅ
１２ｗｔ％）／Ｎｉ／Ａｕ用いて金属膜層１７を形成
したが、ここで用いる金属及びその金属の形成工程はこ
の実施例に限定されるものではなく金属膜層１７を、ゲ
ート電極形成と同時にゲート形成金属であるＡｎ、 Ｐ
ｔ、 Ｗ 、 Ｔｉ等を用いて形成しても良く、又、配
線金属膜形成と同時に配線金属材料として用いられるＴ
ｉ／Ｐｔ／Ａｕにより形成しても良い。
又、実施例ではスクライブライン１２の両側の。
スクライブラインに沿った基板面上に幅２０＃Ｌ論の金
属膜層１７を形成したが、この金属膜層１７の幅は基板
１１の種類、基板１１上に形成される半導体装置の種類
等により変更されることは云うまでもない、又、この金
属Ｗ層１７は、スクライブライン１２に該当する基板面
領域に多少入って形成されても良く、又、スクライブラ
イン１２の両側の、スクライブライン１２に沿った基板
面領域の一部分に形成しても良い、さらに、スクライブ
ライン１２の両側に形成されている半導体装置に影響を
及ぼさない範囲であれば、スクライブライン１２の両側
の基板面に１幅広にこの金属膜層１７を形成しても良い
。
属膜層１７を形成したが、この金属膜層１７の幅は基板
１１の種類、基板１１上に形成される半導体装置の種類
等により変更されることは云うまでもない、又、この金
属Ｗ層１７は、スクライブライン１２に該当する基板面
領域に多少入って形成されても良く、又、スクライブラ
イン１２の両側の、スクライブライン１２に沿った基板
面領域の一部分に形成しても良い、さらに、スクライブ
ライン１２の両側に形成されている半導体装置に影響を
及ぼさない範囲であれば、スクライブライン１２の両側
の基板面に１幅広にこの金属膜層１７を形成しても良い
。
又、金属膜層１７を形成した後、基板１１とこの金属膜
層１７とに熱処理を行って、例えば窒素雰囲気中で、約
４００℃の温度で、１分間の熱処理を行って、金属膜層
１７中の金属原子を基板１１中に熱拡散させ、金属膜層
１７下の周辺の基板１１の表面に非晶質な合金層を形成
し、この合金層上にパッシベーション膜１５を形成する
ようにしても良い。
層１７とに熱処理を行って、例えば窒素雰囲気中で、約
４００℃の温度で、１分間の熱処理を行って、金属膜層
１７中の金属原子を基板１１中に熱拡散させ、金属膜層
１７下の周辺の基板１１の表面に非晶質な合金層を形成
し、この合金層上にパッシベーション膜１５を形成する
ようにしても良い。
又、実施例で用いた非晶質なシリコン窒化膜は非晶質な
シリコン酸化膜でも良い。
シリコン酸化膜でも良い。
（発明の効果）
上述したことから明らかなように、この発明によれば、
化合物半導体基板上の各半導体装置間に設けたスクライ
ブラインの両側の、このスクライブラインに沿った基板
表面には金属膜層が形成され、さらに、この金属膜層と
スクライブラインに該当する基板との上には非晶質Ｍ層
が形成されている。従って、スクライバ又はグイシング
ツー等を用いて化合物半導体基板上に多数形成された半
導体装置を有する半導体ウェハを個々のチップに分割す
るための加工を行なうと、先ず化合物半導体基板表面に
形成された非晶質膜層の加工が行なわれ、その後、化合
物半導体基板の加工が行なわれる。
化合物半導体基板上の各半導体装置間に設けたスクライ
ブラインの両側の、このスクライブラインに沿った基板
表面には金属膜層が形成され、さらに、この金属膜層と
スクライブラインに該当する基板との上には非晶質Ｍ層
が形成されている。従って、スクライバ又はグイシング
ツー等を用いて化合物半導体基板上に多数形成された半
導体装置を有する半導体ウェハを個々のチップに分割す
るための加工を行なうと、先ず化合物半導体基板表面に
形成された非晶質膜層の加工が行なわれ、その後、化合
物半導体基板の加工が行なわれる。
これがため、スクライバのダイヤモンドカッタ又はグイ
シングツ−のブレード等が化合物半導体基板に接触する
際の初期衝撃及び加工時の応力は化合物半導体基板上に
形成された金属膜層と非晶質膜層とで吸収される。。
シングツ−のブレード等が化合物半導体基板に接触する
際の初期衝撃及び加工時の応力は化合物半導体基板上に
形成された金属膜層と非晶質膜層とで吸収される。。
さらに、スクライブラインの両側に形成した金属膜層に
よりこの金属膜層の下の化合物半導体基板の臂開を抑え
ることが出来、化合物半導体基板に発生するクラックや
割れを著しく低減出来る。
よりこの金属膜層の下の化合物半導体基板の臂開を抑え
ることが出来、化合物半導体基板に発生するクラックや
割れを著しく低減出来る。
又、従来のようにレジストを塗布してクラックや割れの
低減を行なっていた方法と比較して、この発明の方法は
、半導体装置の製造工程中の例えばオーミック電極を形
成する工程で金属膜層を形成出来、又、非晶質膜の形成
もパッシベーション膜を形成する工程で行える。このた
め、特別に工程を増やすことなく化合物半導体基板に発
生するクラックや割れの低減が行なえる。
低減を行なっていた方法と比較して、この発明の方法は
、半導体装置の製造工程中の例えばオーミック電極を形
成する工程で金属膜層を形成出来、又、非晶質膜の形成
もパッシベーション膜を形成する工程で行える。このた
め、特別に工程を増やすことなく化合物半導体基板に発
生するクラックや割れの低減が行なえる。
このため、従来よりスクライブラインの幅を少なくする
ことが出来、化合物半導体基板りの半導体装置の集積度
を高めることが出来る。
ことが出来、化合物半導体基板りの半導体装置の集積度
を高めることが出来る。
さらに、直接基板に加工を行っていた従来の方法と比較
して、２〜３倍の処理速度でスクライバ又はグイシング
ツ−によりチップに分割するための加工を行なっても半
導体装置へのクラックや割れの影響を著しく抑えること
が出来る。
して、２〜３倍の処理速度でスクライバ又はグイシング
ツ−によりチップに分割するための加工を行なっても半
導体装置へのクラックや割れの影響を著しく抑えること
が出来る。
これがため、化合物半導体基板上に多数形成された半導
体装置を有する半導体ウェハを量産性に優れ、低コスト
で、歩留り良く個々のチップに分割することが出来る。
体装置を有する半導体ウェハを量産性に優れ、低コスト
で、歩留り良く個々のチップに分割することが出来る。
第１図（Ａ）〜（Ｉｌ）はこの発明の一実施例を説明す
るための工程図。 第２図は従来の方法の説明に供する線図である。 １１・・・化合物半導体基板 １２・・・スクライブライン １３・・・半導体装置の層間絶縁膜の端部１４・・・半
導体装置の配線金属膜の端部１５・・・パッシベーショ
ン膜 １Ｂ・・・切り込み、 １７・・・金属膜層特許
出願人 沖電気工業株式会社１ｆ：北會鞠手導伜
基扱 １２：スクフィフ゛クィンｆＪ：ｑ導ｘｌＬ里
の層藺鵡膿の矯印 １４：中導１惇工の配線会１膜の１１９１５：パイシベ
ーレｉンＩＩＩ ／７ ： ４−、ＩＩ、ｊ１オー
茫１月に係ろエナ呈Ｇ目 第１図 １６：τニアＪ Ｉ）込み 場−手ト１月ｌ：イ糸シエーＵコ 第１閤 徒東のスクフィ１ライン４？９−＃ウェハ肖面ｎ第２図
るための工程図。 第２図は従来の方法の説明に供する線図である。 １１・・・化合物半導体基板 １２・・・スクライブライン １３・・・半導体装置の層間絶縁膜の端部１４・・・半
導体装置の配線金属膜の端部１５・・・パッシベーショ
ン膜 １Ｂ・・・切り込み、 １７・・・金属膜層特許
出願人 沖電気工業株式会社１ｆ：北會鞠手導伜
基扱 １２：スクフィフ゛クィンｆＪ：ｑ導ｘｌＬ里
の層藺鵡膿の矯印 １４：中導１惇工の配線会１膜の１１９１５：パイシベ
ーレｉンＩＩＩ ／７ ： ４−、ＩＩ、ｊ１オー
茫１月に係ろエナ呈Ｇ目 第１図 １６：τニアＪ Ｉ）込み 場−手ト１月ｌ：イ糸シエーＵコ 第１閤 徒東のスクフィ１ライン４？９−＃ウェハ肖面ｎ第２図
Claims (1)
- （１）化合物半導体基板上に多数形成された半導体装置
を有する半導体ウェハを個々のチップに分割するに当り
、 スクライブラインの両側の、該スクライブラインに沿っ
た基板面領域の少なくとも一部分に金属膜を一層以上形
成する工程と、 少なくとも該スクライブラインと該金属膜との上に非晶
質膜を一層以上形成する工程と、 該非晶質膜上から分割手段により切り込みを形成して個
々のチップに分割する工程と を具えたことを特徴とする半導体ウェハのチップ分割方
法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60093184A JPS61251147A (ja) | 1985-04-30 | 1985-04-30 | 半導体ウエハのチツプ分割方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60093184A JPS61251147A (ja) | 1985-04-30 | 1985-04-30 | 半導体ウエハのチツプ分割方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61251147A true JPS61251147A (ja) | 1986-11-08 |
Family
ID=14075488
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60093184A Pending JPS61251147A (ja) | 1985-04-30 | 1985-04-30 | 半導体ウエハのチツプ分割方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61251147A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH05326697A (ja) * | 1992-05-23 | 1993-12-10 | Sony Corp | 半導体装置の製造方法 |
| JP2003078179A (ja) * | 2002-08-26 | 2003-03-14 | Fujitsu Ltd | 圧電トランス |
| JP2009538528A (ja) * | 2006-05-25 | 2009-11-05 | スカイワークス ソリューションズ，インコーポレイテッド | 改善された半導体シールリング |
| JP2018157022A (ja) * | 2017-03-16 | 2018-10-04 | 三菱電機株式会社 | 半導体装置 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS55124243A (en) * | 1979-03-20 | 1980-09-25 | Nec Corp | Compound semiconductor device |
| JPS5893266A (ja) * | 1981-11-30 | 1983-06-02 | Toshiba Corp | 半導体集積回路 |
-
1985
- 1985-04-30 JP JP60093184A patent/JPS61251147A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS55124243A (en) * | 1979-03-20 | 1980-09-25 | Nec Corp | Compound semiconductor device |
| JPS5893266A (ja) * | 1981-11-30 | 1983-06-02 | Toshiba Corp | 半導体集積回路 |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH05326697A (ja) * | 1992-05-23 | 1993-12-10 | Sony Corp | 半導体装置の製造方法 |
| JP2003078179A (ja) * | 2002-08-26 | 2003-03-14 | Fujitsu Ltd | 圧電トランス |
| JP2009538528A (ja) * | 2006-05-25 | 2009-11-05 | スカイワークス ソリューションズ，インコーポレイテッド | 改善された半導体シールリング |
| JP2018157022A (ja) * | 2017-03-16 | 2018-10-04 | 三菱電機株式会社 | 半導体装置 |
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