JPS61251148A - 半導体ウエハのチツプ分割方法 - Google Patents
半導体ウエハのチツプ分割方法Info
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- JPS61251148A JPS61251148A JP60093185A JP9318585A JPS61251148A JP S61251148 A JPS61251148 A JP S61251148A JP 60093185 A JP60093185 A JP 60093185A JP 9318585 A JP9318585 A JP 9318585A JP S61251148 A JPS61251148 A JP S61251148A
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- H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
- H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野）
この発明は、化合物半導体基板上に多数形成された半導
体装置を有する半導体ウェハを個々のチップに分割する
方法に関する。
体装置を有する半導体ウェハを個々のチップに分割する
方法に関する。
（従来の技術）
従来より、ＧａＡｓ、 ＩｎＰ、ＧａＡｓＰ等の化合物
半導体基板を用いた半導体装置の製造工程において、化
合物半導体基板上に多数形成された半導体装置を有する
半導体ウェハを偏々のチップに分割する際、ダイヤモン
ドポイントスクライバ（以下、スクライバとする）又は
グイシングツ−を用いて分割する方法が採られていた。
半導体基板を用いた半導体装置の製造工程において、化
合物半導体基板上に多数形成された半導体装置を有する
半導体ウェハを偏々のチップに分割する際、ダイヤモン
ドポイントスクライバ（以下、スクライバとする）又は
グイシングツ−を用いて分割する方法が採られていた。
一般に、分割時のウェハの状態は分割予定領域（以下、
スクライブラインと称する）において化合物半導体基板
の基板面が露出している。
スクライブラインと称する）において化合物半導体基板
の基板面が露出している。
第２図はこのような半導体ウェハを半導体装置毎の個々
のチップに分割するための従来の方法を説明するための
線図である。
のチップに分割するための従来の方法を説明するための
線図である。
尚、この図はスクライブラインを含みその周辺部分のみ
を示すウェハ断面図であり、このスクライブラインの両
側にある半導体装置は省略して示しである。
を示すウェハ断面図であり、このスクライブラインの両
側にある半導体装置は省略して示しである。
図において１０は半導体ウェハの一部分を示し、ｌｌは
化合物半導体基板（以下、基板１１とする）を示す。
化合物半導体基板（以下、基板１１とする）を示す。
又、１２はスクライブラインを示し、このスクライブラ
イン１２は半導体装置毎の個々のチップに分割するため
、基板１１上の半導体装置（図示せず）間の基板面の一
部を露出させて形成しである。
イン１２は半導体装置毎の個々のチップに分割するため
、基板１１上の半導体装置（図示せず）間の基板面の一
部を露出させて形成しである。
さらに、この図にはスクライブライン１２と半導体装置
との位置関係を明確にするため、スクライブライン１２
の両側の基板１１上に、半導体装置の製造の際に順次形
成された居間絶縁膜、配線金属膜及びバッジベージ盲ン
膜のそれぞれの端部である１３．１４及び１５をそれぞ
れ示しである。又、このパッジベージ、ン嗅は一般にシ
リコン酸化膜が用いられている。
との位置関係を明確にするため、スクライブライン１２
の両側の基板１１上に、半導体装置の製造の際に順次形
成された居間絶縁膜、配線金属膜及びバッジベージ盲ン
膜のそれぞれの端部である１３．１４及び１５をそれぞ
れ示しである。又、このパッジベージ、ン嗅は一般にシ
リコン酸化膜が用いられている。
このスクライブライン１２に沿って、スクライバ又はグ
イシングツ−により、化合物半導体基板に傷又は切り、
込みを形成し、その後、基板１１の主面に圧力をか【す
ることにより個々のチップに分割出来る。
イシングツ−により、化合物半導体基板に傷又は切り、
込みを形成し、その後、基板１１の主面に圧力をか【す
ることにより個々のチップに分割出来る。
しかし、ＧａＡｓ、 ＩｎＰ、Ｇａ１ｓＰ等の化合物半
導体基板はシリコン基板等と比較すると硬く脆いため、
スクライバ又はグイシングツ−により、これらの基板に
対レチップに分割するための加工を直接行うと、加工が
行なわれた債所の周辺領域に半導体装置にまで達するよ
うなりラックや割れが発生したり、半導体装置の角が欠
落することがあった。これらの障害は半導体装置の特性
の劣化及び半導体装置の製造歩留りの低下を招く一因と
なっていた。
導体基板はシリコン基板等と比較すると硬く脆いため、
スクライバ又はグイシングツ−により、これらの基板に
対レチップに分割するための加工を直接行うと、加工が
行なわれた債所の周辺領域に半導体装置にまで達するよ
うなりラックや割れが発生したり、半導体装置の角が欠
落することがあった。これらの障害は半導体装置の特性
の劣化及び半導体装置の製造歩留りの低下を招く一因と
なっていた。
この障害の発生を防止するため、グイシングツ−により
基板１１に切込を形成する際には、ダイシングソーに装
着して用いるブレードとして、細かい粒子のダイヤモン
ドで形成されたブレードを用いて、さらにこのブレード
を高速回転させ、かつ、低速で基板上を進行させて加工
を行いクラックや割れの発生を抑えていた。
基板１１に切込を形成する際には、ダイシングソーに装
着して用いるブレードとして、細かい粒子のダイヤモン
ドで形成されたブレードを用いて、さらにこのブレード
を高速回転させ、かつ、低速で基板上を進行させて加工
を行いクラックや割れの発生を抑えていた。
又、クラック等が発生しても、これらが半導体装置にま
で達しないように、一般にはスクライブライン１２の幅
を８０〜ｆ００ ｕ、層と広くしていたが、このように
するとチップ占有面積の大小を決定する一因となってい
た。
で達しないように、一般にはスクライブライン１２の幅
を８０〜ｆ００ ｕ、層と広くしていたが、このように
するとチップ占有面積の大小を決定する一因となってい
た。
又、他に、クラック等の発生の低減と、ブレードの進行
速度を早めて加工を行い加工時間の短縮を計ることとを
目的として、特開昭５８−１８２０４７号に開示されて
いるように、スクライブライン１２を覆うように基板１
１上にレジストを塗布し、このレジスト上からダイシン
グソーにより基板１１に達するような切り込みを形成す
る方法が提案されている。
速度を早めて加工を行い加工時間の短縮を計ることとを
目的として、特開昭５８−１８２０４７号に開示されて
いるように、スクライブライン１２を覆うように基板１
１上にレジストを塗布し、このレジスト上からダイシン
グソーにより基板１１に達するような切り込みを形成す
る方法が提案されている。
（発明が解決しようとする問題点）
しかしながら、従来の方法では、グイシングツ−により
チップに分割する加工を行なう際に基板１１上を進行さ
せるブレードの進行速度を遅くしなければならず、チッ
プに分割する時間がかかるという問題があった。又、ス
クライブライン１２の幅を広くする必要があるため、基
板１１上に１占めるスクライブライン１２の面積が大き
くなり、基板ｌｌ上の半導体装置の集積度が低下すると
いう問題があった。
チップに分割する加工を行なう際に基板１１上を進行さ
せるブレードの進行速度を遅くしなければならず、チッ
プに分割する時間がかかるという問題があった。又、ス
クライブライン１２の幅を広くする必要があるため、基
板１１上に１占めるスクライブライン１２の面積が大き
くなり、基板ｌｌ上の半導体装置の集積度が低下すると
いう問題があった。
又、レジストを基板１１上に塗布した後に半導体装置の
分割を行う方法は、レジストの塗布及びチップに分割し
た後に行なうレジストの剥離に時間がかかるという問題
があった。又、レジストの剥離が不充分であるとレジス
トの残渣が半導体装置の特性を劣化させることにもなっ
ていた。
分割を行う方法は、レジストの塗布及びチップに分割し
た後に行なうレジストの剥離に時間がかかるという問題
があった。又、レジストの剥離が不充分であるとレジス
トの残渣が半導体装置の特性を劣化させることにもなっ
ていた。
さらに、加工中にレジストがグイシングツ−のブレード
の目につまり、加工速度を低下させること及び高価なブ
レードの消耗を早めることの原因にもなっていた。
の目につまり、加工速度を低下させること及び高価なブ
レードの消耗を早めることの原因にもなっていた。
このように従来の方法では、量産性に優れ、低コストで
、歩留り良く、基ｌｌｉｌｌ上に多数形成された半導体
装置毎の個々のチップに分割することが出来なかった。
、歩留り良く、基ｌｌｉｌｌ上に多数形成された半導体
装置毎の個々のチップに分割することが出来なかった。
この発明の目的は、このような問題点を解決し、化合物
半導体基板上に多数形成された半導体装置を有する半導
体ウェハを個々のチップに分割する際に、クラック、割
れ及び半導体装置の欠落を発生させることなく、量産性
に優れ、低コストで、歩留り良く個々のチップに分割が
行なえる方法を提供することにある。
半導体基板上に多数形成された半導体装置を有する半導
体ウェハを個々のチップに分割する際に、クラック、割
れ及び半導体装置の欠落を発生させることなく、量産性
に優れ、低コストで、歩留り良く個々のチップに分割が
行なえる方法を提供することにある。
（問題点を解決するための手段）
この目的の達成を図るためこの発明によれば、化合物半
導体基板とに多数形成された半導体装置を有する半導体
ウェハを個々のチップに分割するに当り、 スクライブラインの両側の、このスクライブラインに沿
った基板面領域の少なくとも一部分に金属膜を一層以上
形成する工程と。
導体基板とに多数形成された半導体装置を有する半導体
ウェハを個々のチップに分割するに当り、 スクライブラインの両側の、このスクライブラインに沿
った基板面領域の少なくとも一部分に金属膜を一層以上
形成する工程と。
この基板とこの基板上に形成した金属膜とを熱処理して
、この金属膜下の基板領域に非晶質層を形成する工程と
、 前述したスクライブラインに該当する基板面領域に分割
手段により切り込みを形成して個々のチップに分割する
工程とを具えたことを特徴とする。
、この金属膜下の基板領域に非晶質層を形成する工程と
、 前述したスクライブラインに該当する基板面領域に分割
手段により切り込みを形成して個々のチップに分割する
工程とを具えたことを特徴とする。
（作用）
このように構成することにより、化合物半導体基板上の
各半導体装置間に設けたスクライブラインの両側の、こ
のスクライブラインに沿った基板表面に形成した金属膜
中の金属原子は基板ｌｌ中に熱拡散し、金属膜下の基板
領域には非晶質層が形成されている。従って、スクライ
バ又はグイシングツー等を用いて化合物半導体基板上に
多数形成された半導体装置を有する半導体ウェハを個々
のチップに分割するための加工を行なうと、スクライバ
のカッター又はグイシングツ−のブレード等により、こ
の非晶質層ではさまれたスクライブラインに該当する基
板面の加工が行われる。
各半導体装置間に設けたスクライブラインの両側の、こ
のスクライブラインに沿った基板表面に形成した金属膜
中の金属原子は基板ｌｌ中に熱拡散し、金属膜下の基板
領域には非晶質層が形成されている。従って、スクライ
バ又はグイシングツー等を用いて化合物半導体基板上に
多数形成された半導体装置を有する半導体ウェハを個々
のチップに分割するための加工を行なうと、スクライバ
のカッター又はグイシングツ−のブレード等により、こ
の非晶質層ではさまれたスクライブラインに該当する基
板面の加工が行われる。
これがため、スクライバのダイヤモンドカッタ又はグイ
シングツ−のブレード等が化合物半導体基板に接触する
際の初期衝撃及び加工時の応力は、スクライブライン両
側のこの非晶質層で吸収される。又、この非晶質層によ
りスクライブライン近傍の基板の雪間を起こりにくくす
る。
シングツ−のブレード等が化合物半導体基板に接触する
際の初期衝撃及び加工時の応力は、スクライブライン両
側のこの非晶質層で吸収される。又、この非晶質層によ
りスクライブライン近傍の基板の雪間を起こりにくくす
る。
（実施例）
以下、図面を参照してこの発明の実施例につき説明する
。
。
尚、これら図において従来と同一の構成成分については
同一の符号を付して示しである。又、これらの図はこの
発明が理解出来る程度に概略的に示しである。
同一の符号を付して示しである。又、これらの図はこの
発明が理解出来る程度に概略的に示しである。
第１図（Ａ）〜（Ｅ）はこの発明の一実施例を説明する
ための工程図である。
ための工程図である。
これらの図は、ＧａＡｓ基板上に半導体装置としてＭＥ
Ｓ ＦＥＴを多数有する半導体ウェハを、個々のチップ
に分割するために各ＭＥＳｔ ＦＥＴの間の基板とに形
成したスクライブラインの部分のウェハ断面を示したも
ので、従来図（第２図）と同様、半導体装置であるＭＥ
Ｓ ＦＥＴは省略して示しである。
Ｓ ＦＥＴを多数有する半導体ウェハを、個々のチップ
に分割するために各ＭＥＳｔ ＦＥＴの間の基板とに形
成したスクライブラインの部分のウェハ断面を示したも
ので、従来図（第２図）と同様、半導体装置であるＭＥ
Ｓ ＦＥＴは省略して示しである。
図において１１は化合物半導体基板としてのＧａＡｓ基
板１１を示す、先ず、 ＮＥＳ ＦＥＴ （７）オーミ
ック電極（図示せず）形成と同時にリフトオフ法により
、このオーミック電極形成金属であるＡｕＧｅ（Ｇｅ
１２ｗｔ％）／Ｎ ｉ／Ａｕを用いて、例えば５０鉢■
の幅としたスクライブライン１２の両側の、スクライブ
ラインに沿った基板面上に、ガードパターンとして、幅
２０鉢■の金属膜層１７を形成し、第１図（Ａ）に示す
ウェハ構造を得る。
板１１を示す、先ず、 ＮＥＳ ＦＥＴ （７）オーミ
ック電極（図示せず）形成と同時にリフトオフ法により
、このオーミック電極形成金属であるＡｕＧｅ（Ｇｅ
１２ｗｔ％）／Ｎ ｉ／Ａｕを用いて、例えば５０鉢■
の幅としたスクライブライン１２の両側の、スクライブ
ラインに沿った基板面上に、ガードパターンとして、幅
２０鉢■の金属膜層１７を形成し、第１図（Ａ）に示す
ウェハ構造を得る。
次に、基板１１とこの金属膜層１７とを、不活性ガス例
えば窒業雰囲気中で、約４００℃の温度で、１分間の、
熱処理を行って金属膜層１７中の金属原子を基板１１中
に熱拡散させ、金属膜層１７下の周辺の基板１１の表面
に非晶質な合金層１８を形成し、第１図（Ｂ）に示すウ
ェハ構造を得る。
えば窒業雰囲気中で、約４００℃の温度で、１分間の、
熱処理を行って金属膜層１７中の金属原子を基板１１中
に熱拡散させ、金属膜層１７下の周辺の基板１１の表面
に非晶質な合金層１８を形成し、第１図（Ｂ）に示すウ
ェハ構造を得る。
次に、このウェハの全面にＣＶＤ法により層間絶縁膜と
して例えばシリコン酸化膜を約４０００λの膜厚で形成
する０次に、ＭＥＳ ＦＥＴのコンタクト窓を開ける工
程と同時に、稀フッ酸溶液により、又は、ＣＦｍ等によ
るＲＩＥ法により、スクライブライン１２と合金層１８
（実際は金属膜層１７に該当する領域）との上に形成さ
れたシリコン酸化膜を除去して、溝１９を形成し、スク
ライブライン１２に該当する基板面領域と合金層１日と
を露出させる。
して例えばシリコン酸化膜を約４０００λの膜厚で形成
する０次に、ＭＥＳ ＦＥＴのコンタクト窓を開ける工
程と同時に、稀フッ酸溶液により、又は、ＣＦｍ等によ
るＲＩＥ法により、スクライブライン１２と合金層１８
（実際は金属膜層１７に該当する領域）との上に形成さ
れたシリコン酸化膜を除去して、溝１９を形成し、スク
ライブライン１２に該当する基板面領域と合金層１日と
を露出させる。
次に、このウェハ上にリフトオフ法により配線金属膜と
してＴ ｉ／Ｐｔ／Ａｕを形成して第１図（Ｃ）に示す
ウェハ構造を得る。尚、第１図（Ｃ）において１３はＭ
ＥＳ ＦＥＴの居間絶縁膜の端部を、１４はＭＥＳ Ｆ
ＥＴの配線金属膜の端部をそれぞれ示す。
してＴ ｉ／Ｐｔ／Ａｕを形成して第１図（Ｃ）に示す
ウェハ構造を得る。尚、第１図（Ｃ）において１３はＭ
ＥＳ ＦＥＴの居間絶縁膜の端部を、１４はＭＥＳ Ｆ
ＥＴの配線金属膜の端部をそれぞれ示す。
次に、このウェハの全面にＣＶＤ法により、ＭＥＳ Ｆ
ＥＴのパッシベーションＩＩ！１５として、例えばシリ
コン窒化ｌ！１５を４０００λ〜８０００Ａの膜厚で形
成する０次に、稀フッ酸溶濠により、又は、ＣＦ４等に
よるＲＩＥ法により、居間絶縁膜の端部１３で形成され
ている溝１９より広い幅で、スクライブライン１２と合
金層１８と層間絶縁膜の端部１３との上に形成されたシ
リコン窒化Ｗ１１５を選択的に除去して、スクライブラ
イン１２に該当する基板面と合金層１８と居間絶縁膜の
端部１３の一部分とを露出させて、第１図（Ｄ）に示す
ウェハ構造を得る。
ＥＴのパッシベーションＩＩ！１５として、例えばシリ
コン窒化ｌ！１５を４０００λ〜８０００Ａの膜厚で形
成する０次に、稀フッ酸溶濠により、又は、ＣＦ４等に
よるＲＩＥ法により、居間絶縁膜の端部１３で形成され
ている溝１９より広い幅で、スクライブライン１２と合
金層１８と層間絶縁膜の端部１３との上に形成されたシ
リコン窒化Ｗ１１５を選択的に除去して、スクライブラ
イン１２に該当する基板面と合金層１８と居間絶縁膜の
端部１３の一部分とを露出させて、第１図（Ｄ）に示す
ウェハ構造を得る。
このウニへの裏面を粘着シートに接着させた後、スクラ
イバ又はグイシングツ−等に載置し固定する０次に、ス
クライバ又はグイシングツ−等を駆動して、シリコン窒
化膜１５上からスクライブライン１２に沿ってこのウェ
ハに切り込み１Ｂを形成する（第１図（Ｅ））。
イバ又はグイシングツ−等に載置し固定する０次に、ス
クライバ又はグイシングツ−等を駆動して、シリコン窒
化膜１５上からスクライブライン１２に沿ってこのウェ
ハに切り込み１Ｂを形成する（第１図（Ｅ））。
次に、このお着シートに接着されているウェハをスクラ
イバ又はグイシングツ−等から取りはずして、粘着シー
ト裏面よりこのウェハに圧力を加えることによりＧａＡ
ｓ基板ｌｌ上に多数形成されているＭＥＳ ＦＥＴを個
々のチップ毎に分割することが出来る。
イバ又はグイシングツ−等から取りはずして、粘着シー
ト裏面よりこのウェハに圧力を加えることによりＧａＡ
ｓ基板ｌｌ上に多数形成されているＭＥＳ ＦＥＴを個
々のチップ毎に分割することが出来る。
上述した実施例では基板１１をＧａＡｓとし、その基板
上に形成した半導体装置をＭＥＳ ＦＥＴとして、基板
ｌｌ上に多数形成された半導体装置を個々のチップ毎に
分割して分離する方法につき説明したが、この方法は基
板の種類及びその基板上に形成される半導体装置の種類
に限定されるものではなく、他の化合物半導体基板１例
えばＩｎＰ、ＧａＡｓＰ等の基板上に形成された。他の
半導体装置、例えば発光ダイオード等を半導体装置毎の
個々のチップに分割する際も同様にして行なえる。
上に形成した半導体装置をＭＥＳ ＦＥＴとして、基板
ｌｌ上に多数形成された半導体装置を個々のチップ毎に
分割して分離する方法につき説明したが、この方法は基
板の種類及びその基板上に形成される半導体装置の種類
に限定されるものではなく、他の化合物半導体基板１例
えばＩｎＰ、ＧａＡｓＰ等の基板上に形成された。他の
半導体装置、例えば発光ダイオード等を半導体装置毎の
個々のチップに分割する際も同様にして行なえる。
又、実施例ではＡｕＧａ（Ｇｅ １２ｗｔ％）／Ｎｉ／
Ａｕ用いて合金層１日を形成したが、ここで用いる金属
は熱処理により基板と反応し易い他の金属であってもよ
い。
Ａｕ用いて合金層１日を形成したが、ここで用いる金属
は熱処理により基板と反応し易い他の金属であってもよ
い。
又、実施例ではスクライブライン１２と合金層１Ｂと居
間絶縁膜の端部１３との上に形成したパッシベーション
膜１５を選択的に除去して、スクライブライン１２に該
当する基板面領域に直接、スクライバ又はダイシングソ
ー等により加工を行う工程として説明したが、このパッ
シベーション膜１５を除去せず、このパッシベーション
膜１５上から加工を行っても良い。
間絶縁膜の端部１３との上に形成したパッシベーション
膜１５を選択的に除去して、スクライブライン１２に該
当する基板面領域に直接、スクライバ又はダイシングソ
ー等により加工を行う工程として説明したが、このパッ
シベーション膜１５を除去せず、このパッシベーション
膜１５上から加工を行っても良い。
又、実施例ではスクライブライン１２の両側の。
スクライブライン１２に沿った基板面上に幅２０ｇｍの
金属膜層１７を形成したが、この金属膜層１７の幅は基
板１１の種類、基板１１上に形成される半導体装置の種
類等により変更されることは云うまでもない、又、この
金属膜層１７は、スクライブライン１２に該当する基板
面領域に多少入って形成されても良く、又、スクライブ
ライン１２の両側の、スクライブライン１２に沿った基
板面領域の一部分に形成しても良い、さらに、スクライ
ブライン１２１の両側に形成されている半導体装置に影
響を及ぼさない範囲であれば、スクライブライン１２の
両側の基板面に１幅広にこの金属膜層１７を形成しても
良い。
金属膜層１７を形成したが、この金属膜層１７の幅は基
板１１の種類、基板１１上に形成される半導体装置の種
類等により変更されることは云うまでもない、又、この
金属膜層１７は、スクライブライン１２に該当する基板
面領域に多少入って形成されても良く、又、スクライブ
ライン１２の両側の、スクライブライン１２に沿った基
板面領域の一部分に形成しても良い、さらに、スクライ
ブライン１２１の両側に形成されている半導体装置に影
響を及ぼさない範囲であれば、スクライブライン１２の
両側の基板面に１幅広にこの金属膜層１７を形成しても
良い。
（発明の効果）
上述したことから明らかなように、この発明によれば、
化合物半導体基板上の各半導体装置間に設けたスクライ
ブラインの両側の、このスクライブラインに沿った基板
表面に金属膜層を形成し、基板、とこの金属膜層とを熱
処理して、金属膜中の金属原子を基板１１中に熱拡散さ
せている。このため、金属膜下の基板領域には非晶質な
合金層が形成される。
化合物半導体基板上の各半導体装置間に設けたスクライ
ブラインの両側の、このスクライブラインに沿った基板
表面に金属膜層を形成し、基板、とこの金属膜層とを熱
処理して、金属膜中の金属原子を基板１１中に熱拡散さ
せている。このため、金属膜下の基板領域には非晶質な
合金層が形成される。
又、スクライバ又はグイシングツ−等を用いて化合物半
導体基板上に多数形成された半導体装置を有する半導体
ウェハを個々のチップに分割する際、スクライバのカッ
ター又はグイシングツ−のブレード等により、この非晶
質な合金層の間のスクライブラインに該当する基板面の
加工が行なわれるため、スクライバのダイヤモンドカッ
タ又はグイシングツ−のブレード等が化合物半導体装置
に接触する際の初期衝撃及び加工時の応力は、スクライ
プライン両側のこの合金層で吸収される。
導体基板上に多数形成された半導体装置を有する半導体
ウェハを個々のチップに分割する際、スクライバのカッ
ター又はグイシングツ−のブレード等により、この非晶
質な合金層の間のスクライブラインに該当する基板面の
加工が行なわれるため、スクライバのダイヤモンドカッ
タ又はグイシングツ−のブレード等が化合物半導体装置
に接触する際の初期衝撃及び加工時の応力は、スクライ
プライン両側のこの合金層で吸収される。
さらに、この合金層によりスクライブライン近傍の基板
の雪間は起こりにくくなり、基板に発生するクラックや
割れを著しく低減出来る。
の雪間は起こりにくくなり、基板に発生するクラックや
割れを著しく低減出来る。
又、従来のようにレジストを塗布してクラックや割れの
低減を行なっていた方法と比較して、この発明の方法は
、半導体装置の製造工程中の例えばオーミック電極を形
成する工程で金属膜層を形成出来、又、熱処理工程も短
時間であり、かつ。
低減を行なっていた方法と比較して、この発明の方法は
、半導体装置の製造工程中の例えばオーミック電極を形
成する工程で金属膜層を形成出来、又、熱処理工程も短
時間であり、かつ。
ウェハを大量に処理出来るので、複雑な工程を必要とせ
ずにクラックや割れの低減が行なえる。
ずにクラックや割れの低減が行なえる。
このため、従来よりもスクライブラインの幅を少なくす
ることが出来、化合物半導体基板上の半導体装置の集積
度を高めることが出来る。
ることが出来、化合物半導体基板上の半導体装置の集積
度を高めることが出来る。
さらに、直接基板に加工を行っていた従来の方法と比較
して、２〜３倍の処理速度でスクライバ又はグイシング
ツ−によりチー、プに分割するための加工を行なっても
半導体装置へのクラックや割れの影響を著しく抑えるこ
とが出来る。
して、２〜３倍の処理速度でスクライバ又はグイシング
ツ−によりチー、プに分割するための加工を行なっても
半導体装置へのクラックや割れの影響を著しく抑えるこ
とが出来る。
これかため、化合物半導体基板上に多数形成された半導
体装置を有する半導体ウェハを量産性に優れ、低コスト
で１歩留り良く個々のチップに分割することが出来る。
体装置を有する半導体ウェハを量産性に優れ、低コスト
で１歩留り良く個々のチップに分割することが出来る。
第１図（Ａ）〜（Ｅ）はこの発明の一実施例を説明する
ための工程図、 第２図は従来の方法の説明に供する線図である。 １１・・・化合物半導体基板 １２・・・スクライプライン １３・・・半導体装置の層間絶縁膜の端部１４・・・半
導体装置の配線金属膜の端部１５・・・パッシベーショ
ン膜 １Ｂ・・・切り込み、 １７・・・金属膜層１Ｂ
・・・非晶質な合金層４１９・・・溝。 ｆｆ：４（か−手４呻１１＾ ｆｌ：スクライブライ
ンｆＪ ： ’？ Ｉｄ １−ｅＤ屑間Ｍｉｌｌの坤酪
やｆｌ ： １ト導ｎ、［−）朧ご廖皐イｋ）−１躾の
塙１１〉゛ｆ７；食Ａ１１ｌ ｆｌ：４１晶Ｙ’Ｊ
會喧１ｉ ｆｆ ’ 溝；Ｆ−手【明区；イ季ろＬ
オ蚤り口 笛１図 ｆｌ：ノずヅシベーシ１ンｌｌ ｆｌ：ｔηｌ
Ｊ込みぜ果Ｏスクフイフ′フィシ膏ビ計のウーハｔＩｒ
和記第２図 手続補正書 昭和６１年７月２４日
ための工程図、 第２図は従来の方法の説明に供する線図である。 １１・・・化合物半導体基板 １２・・・スクライプライン １３・・・半導体装置の層間絶縁膜の端部１４・・・半
導体装置の配線金属膜の端部１５・・・パッシベーショ
ン膜 １Ｂ・・・切り込み、 １７・・・金属膜層１Ｂ
・・・非晶質な合金層４１９・・・溝。 ｆｆ：４（か−手４呻１１＾ ｆｌ：スクライブライ
ンｆＪ ： ’？ Ｉｄ １−ｅＤ屑間Ｍｉｌｌの坤酪
やｆｌ ： １ト導ｎ、［−）朧ご廖皐イｋ）−１躾の
塙１１〉゛ｆ７；食Ａ１１ｌ ｆｌ：４１晶Ｙ’Ｊ
會喧１ｉ ｆｆ ’ 溝；Ｆ−手【明区；イ季ろＬ
オ蚤り口 笛１図 ｆｌ：ノずヅシベーシ１ンｌｌ ｆｌ：ｔηｌ
Ｊ込みぜ果Ｏスクフイフ′フィシ膏ビ計のウーハｔＩｒ
和記第２図 手続補正書 昭和６１年７月２４日
Claims (1)
- （１）化合物半導体基板上に多数形成された半導体装置
を有する半導体ウェハを個々のチップに分割するに当り
、 スクライブラインの両側の、該スクライブラインに沿っ
た基板面領域の少なくとも一部分に金属膜を一層以上形
成する工程と、 該基板と該基板上に形成した該金属膜とを熱処理して、
該金属膜下の基板領域に非晶質層を形成する工程と、 前記スクライブラインに該当する基板面領域に分割手段
により切り込みを形成して個々のチップに分割する工程
と を具えたことを特徴とする半導体ウェハのチップ分割方
法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60093185A JPS61251148A (ja) | 1985-04-30 | 1985-04-30 | 半導体ウエハのチツプ分割方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60093185A JPS61251148A (ja) | 1985-04-30 | 1985-04-30 | 半導体ウエハのチツプ分割方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61251148A true JPS61251148A (ja) | 1986-11-08 |
Family
ID=14075515
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60093185A Pending JPS61251148A (ja) | 1985-04-30 | 1985-04-30 | 半導体ウエハのチツプ分割方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61251148A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2016063042A (ja) * | 2014-09-17 | 2016-04-25 | 三菱電機株式会社 | 半導体装置の製造方法 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS55124243A (en) * | 1979-03-20 | 1980-09-25 | Nec Corp | Compound semiconductor device |
| JPS57117253A (en) * | 1981-01-14 | 1982-07-21 | Toshiba Corp | Manufacture of semiconductor device |
-
1985
- 1985-04-30 JP JP60093185A patent/JPS61251148A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS55124243A (en) * | 1979-03-20 | 1980-09-25 | Nec Corp | Compound semiconductor device |
| JPS57117253A (en) * | 1981-01-14 | 1982-07-21 | Toshiba Corp | Manufacture of semiconductor device |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2016063042A (ja) * | 2014-09-17 | 2016-04-25 | 三菱電機株式会社 | 半導体装置の製造方法 |
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