JP2002319554A - ウェーハ分割方法およびウェーハ分割装置 - Google Patents
ウェーハ分割方法およびウェーハ分割装置Info
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Abstract
(57)【要約】 （修正有）
【課題】 脆性破壊層の存在していない極薄半導体装置
を提供する。 【解決手段】 本発明は、表面に複数の半導体素子が設
けられたウェーハを分割するウェーハ分割方法におい
て、ウェーハ２０の表面に要求される半導体装置１１の
厚さにほぼ等しい深さの複数の溝３０を形成し、前記複
数の半導体素子１０が設けられている前記ウェーハ２０
の前記表面上に前記半導体素子１０を保持するための保
持部材４０を配置し、前記溝３０の底部に到達する直前
まで前記ウェーハの裏面２１を研削し、前記研削作用に
より形成された研削面２２を研磨し、それにより前記ウ
ェーハ２０を個々の半導体装置１１に分割する。
を提供する。 【解決手段】 本発明は、表面に複数の半導体素子が設
けられたウェーハを分割するウェーハ分割方法におい
て、ウェーハ２０の表面に要求される半導体装置１１の
厚さにほぼ等しい深さの複数の溝３０を形成し、前記複
数の半導体素子１０が設けられている前記ウェーハ２０
の前記表面上に前記半導体素子１０を保持するための保
持部材４０を配置し、前記溝３０の底部に到達する直前
まで前記ウェーハの裏面２１を研削し、前記研削作用に
より形成された研削面２２を研磨し、それにより前記ウ
ェーハ２０を個々の半導体装置１１に分割する。
Description
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、半導体装置、特に
極薄半導体装置を形成するためのウェーハ分割方法およ
びウェーハ分割装置に関する。
極薄半導体装置を形成するためのウェーハ分割方法およ
びウェーハ分割装置に関する。
【０００２】
【従来の技術】半導体装置の製造分野においては、基
板、例えばシリコン・ウェーハ上に半導体素子を形成
し、次いで基板を切断することにより所望の半導体装置
を形成している。通常、このような半導体装置はパッケ
ージ内に組み込まれて使用される。
板、例えばシリコン・ウェーハ上に半導体素子を形成
し、次いで基板を切断することにより所望の半導体装置
を形成している。通常、このような半導体装置はパッケ
ージ内に組み込まれて使用される。
【０００３】例えば特開昭６３−１１７４４５号公報に
おいては、基板のパターン形成面（半導体素子が形成さ
れている基板の表面）から裏面付近までダイシングを行
って溝を形成し、半導体素子をエッチング液から保護す
るための保護層をパターン形成面に形成した後に、エッ
チングすることにより半導体装置を分離するウェーハ加
工方法が開示されている。
おいては、基板のパターン形成面（半導体素子が形成さ
れている基板の表面）から裏面付近までダイシングを行
って溝を形成し、半導体素子をエッチング液から保護す
るための保護層をパターン形成面に形成した後に、エッ
チングすることにより半導体装置を分離するウェーハ加
工方法が開示されている。
【０００４】この加工方法により形成される半導体装置
の厚さは基板の厚さにほぼ等しいか、またはこれよりわ
ずかに小さい。従って、この加工方法により得られる半
導体装置を組み入れたパッケージの厚さは、通常は半導
体素子形成前の基板の厚さよりも大きくなる。
の厚さは基板の厚さにほぼ等しいか、またはこれよりわ
ずかに小さい。従って、この加工方法により得られる半
導体装置を組み入れたパッケージの厚さは、通常は半導
体素子形成前の基板の厚さよりも大きくなる。
【０００５】しかしながら、現在では実装密度を高める
ため、例えば半導体装置をＩＣカードなどに組み入れる
ために極薄の半導体装置が要求されている。このような
極薄半導体装置を得るためには、半導体素子を形成した
後に基板、例えば、シリコン・ウェーハの厚さ部分を除
去する必要がある。前述した加工方法によっても極薄の
半導体装置を形成することは可能であるが、厚さ部分を
除去するために必要とされるエッチング時間は極めて長
いので現実的でない。さらに、保護層とパターン形成面
との間に密着不良部分が存在する場合には、パターン形
成面にエッチング液が浸入し、半導体素子を破損させる
場合がある。従ってエッチング時間を比較的短くする必
要がある。
ため、例えば半導体装置をＩＣカードなどに組み入れる
ために極薄の半導体装置が要求されている。このような
極薄半導体装置を得るためには、半導体素子を形成した
後に基板、例えば、シリコン・ウェーハの厚さ部分を除
去する必要がある。前述した加工方法によっても極薄の
半導体装置を形成することは可能であるが、厚さ部分を
除去するために必要とされるエッチング時間は極めて長
いので現実的でない。さらに、保護層とパターン形成面
との間に密着不良部分が存在する場合には、パターン形
成面にエッチング液が浸入し、半導体素子を破損させる
場合がある。従ってエッチング時間を比較的短くする必
要がある。
【０００６】前述したように例えばＩＣカード内に組入
れ可能な極薄の半導体装置を形成するために、基板の厚
さ部分を除去する必要がある。例えば特開平第１１−４
０５２０号公報は、基板の厚さ部分を研削して厚みを小
さくしつつ基板から半導体装置を分離する分離方法を開
示している。この方法においては、基板のパターン形成
面から、要求される半導体の厚さよりも深い位置まで溝
を形成し（ダイシング）、次いで基板の裏面から前述し
た溝の底部まで基板を研削することにより半導体装置を
分離している。
れ可能な極薄の半導体装置を形成するために、基板の厚
さ部分を除去する必要がある。例えば特開平第１１−４
０５２０号公報は、基板の厚さ部分を研削して厚みを小
さくしつつ基板から半導体装置を分離する分離方法を開
示している。この方法においては、基板のパターン形成
面から、要求される半導体の厚さよりも深い位置まで溝
を形成し（ダイシング）、次いで基板の裏面から前述し
た溝の底部まで基板を研削することにより半導体装置を
分離している。
【０００７】
【発明が解決しようとする課題】しかしながら、前述し
たウェーハ分離方法においては、基板を研削することに
よって基板を複数の半導体装置に分離しているので、形
成された半導体装置の底面は研削された基板の底面であ
る。基板の底面が研削面であるので、図４に示すよう
に、このような研削面には加工変質層、すなわち脆性破
壊層１５０が生じている。また、従来技術のウェーハ分
離方法によって研削された半導体装置の底端部にはチッ
ピング１６０が発生している場合がある。このように脆
性破壊層またはチッピングが存在することによって、半
導体装置実装時における密着性が低下しうる。さらに、
半導体装置の側面はダイシングにより形成されているの
で、側面にも脆性破壊層１７０が存在しうる。このよう
に脆性破壊層が存在していることによって、半導体装置
の組み付け時に応力を加えることによりクラックが成長
して半導体装置が破損する場合がある。また、研削面の
表面粗さは１マイクロメートル程度であるので、さらに
小さい表面粗さ、例えば０．１マイクロメートル程度の
表面粗さが要求される場合には、研削加工により半導体
素子を基板から分離するのは適当でない。
たウェーハ分離方法においては、基板を研削することに
よって基板を複数の半導体装置に分離しているので、形
成された半導体装置の底面は研削された基板の底面であ
る。基板の底面が研削面であるので、図４に示すよう
に、このような研削面には加工変質層、すなわち脆性破
壊層１５０が生じている。また、従来技術のウェーハ分
離方法によって研削された半導体装置の底端部にはチッ
ピング１６０が発生している場合がある。このように脆
性破壊層またはチッピングが存在することによって、半
導体装置実装時における密着性が低下しうる。さらに、
半導体装置の側面はダイシングにより形成されているの
で、側面にも脆性破壊層１７０が存在しうる。このよう
に脆性破壊層が存在していることによって、半導体装置
の組み付け時に応力を加えることによりクラックが成長
して半導体装置が破損する場合がある。また、研削面の
表面粗さは１マイクロメートル程度であるので、さらに
小さい表面粗さ、例えば０．１マイクロメートル程度の
表面粗さが要求される場合には、研削加工により半導体
素子を基板から分離するのは適当でない。
【０００８】従って、半導体装置の底面および側面に存
在する脆性破壊層を除去することにより、強度の高い極
薄半導体装置を形成する必要がある。
在する脆性破壊層を除去することにより、強度の高い極
薄半導体装置を形成する必要がある。
【０００９】
【課題を解決するための手段】請求項１に記載の発明に
よれば、表面に複数の半導体素子が設けられたウェーハ
を分割するウェーハ分割方法において、該ウェーハの表
面に要求される半導体装置の厚さにほぼ等しい深さの複
数の溝を形成し、前記ウェーハの前記表面上に前記半導
体素子を保持するための保持部材を配置し、前記溝の底
部に到達する直前まで前記ウェーハの裏面を研削し、前
記研削作用により形成された研削面を研磨し、それによ
り前記ウェーハを個々の半導体装置に分割するウェーハ
分割方法を提供する。前記ウェーハを前記ウェーハの裏
面から厚さ方向に向かって研削する研削距離は、前記ウ
ェーハの厚さから前記溝の深さを減じた値よりも小さ
い。
よれば、表面に複数の半導体素子が設けられたウェーハ
を分割するウェーハ分割方法において、該ウェーハの表
面に要求される半導体装置の厚さにほぼ等しい深さの複
数の溝を形成し、前記ウェーハの前記表面上に前記半導
体素子を保持するための保持部材を配置し、前記溝の底
部に到達する直前まで前記ウェーハの裏面を研削し、前
記研削作用により形成された研削面を研磨し、それによ
り前記ウェーハを個々の半導体装置に分割するウェーハ
分割方法を提供する。前記ウェーハを前記ウェーハの裏
面から厚さ方向に向かって研削する研削距離は、前記ウ
ェーハの厚さから前記溝の深さを減じた値よりも小さ
い。
【００１０】請求項２に記載の発明によれば、表面に複
数の半導体素子が設けられたウェーハを分割するウェー
ハ分割方法において、該ウェーハの表面に要求される半
導体装置の厚さにほぼ等しい深さの複数の溝を形成し、
前記ウェーハの前記表面上に前記半導体素子を保持する
ための保持部材を配置し、前記溝の底部に到達する直前
まで前記ウェーハの裏面を研削し、前記研削作用により
形成された研削面をエッチングし、それにより前記ウェ
ーハを個々の半導体装置に分割するウェーハ分割方法を
提供する。エッチングには、ドライエッチング、例えば
プラズマエッチング、もしくはウェットエッチング、例
えば浸漬式エッチングまたはエッチング液を基板に噴射
しつつ基板を回転させるスピンナー式エッチングを採用
できる。
数の半導体素子が設けられたウェーハを分割するウェー
ハ分割方法において、該ウェーハの表面に要求される半
導体装置の厚さにほぼ等しい深さの複数の溝を形成し、
前記ウェーハの前記表面上に前記半導体素子を保持する
ための保持部材を配置し、前記溝の底部に到達する直前
まで前記ウェーハの裏面を研削し、前記研削作用により
形成された研削面をエッチングし、それにより前記ウェ
ーハを個々の半導体装置に分割するウェーハ分割方法を
提供する。エッチングには、ドライエッチング、例えば
プラズマエッチング、もしくはウェットエッチング、例
えば浸漬式エッチングまたはエッチング液を基板に噴射
しつつ基板を回転させるスピンナー式エッチングを採用
できる。
【００１１】請求項３に記載の発明によれば、表面に複
数の半導体素子が設けられたウェーハを分割するウェー
ハ分割方法において、該ウェーハの表面に要求される半
導体装置の厚さにほぼ等しい深さの複数の溝を形成し、
前記ウェーハの前記表面上に前記半導体素子を保持する
ための保持部材を配置し、前記溝の底部に到達する直前
まで前記ウェーハの裏面を研削し、前記研削作用により
形成された研削面を研磨した後にエッチングすることに
より前記ウェーハを個々の半導体装置に分割するウェー
ハ分割方法を提供する。
数の半導体素子が設けられたウェーハを分割するウェー
ハ分割方法において、該ウェーハの表面に要求される半
導体装置の厚さにほぼ等しい深さの複数の溝を形成し、
前記ウェーハの前記表面上に前記半導体素子を保持する
ための保持部材を配置し、前記溝の底部に到達する直前
まで前記ウェーハの裏面を研削し、前記研削作用により
形成された研削面を研磨した後にエッチングすることに
より前記ウェーハを個々の半導体装置に分割するウェー
ハ分割方法を提供する。
【００１２】請求項４に記載の発明によれば、表面に複
数の半導体素子が設けられたウェーハを分割するウェー
ハ分割方法において、該ウェーハの表面に要求される半
導体装置の厚さにほぼ等しい深さの複数の溝を形成し、
前記ウェーハの前記表面上に前記半導体素子を保持する
ための保持部材を配置し、前記ウェーハの裏面と前記溝
の底部との間をレーザ加工し、それにより前記ウェーハ
を個々の半導体装置に分割するウェーハ分割方法を提供
する。
数の半導体素子が設けられたウェーハを分割するウェー
ハ分割方法において、該ウェーハの表面に要求される半
導体装置の厚さにほぼ等しい深さの複数の溝を形成し、
前記ウェーハの前記表面上に前記半導体素子を保持する
ための保持部材を配置し、前記ウェーハの裏面と前記溝
の底部との間をレーザ加工し、それにより前記ウェーハ
を個々の半導体装置に分割するウェーハ分割方法を提供
する。
【００１３】請求項５に記載の発明によれば、前記レー
ザ加工を行う前に、さらに、前記溝の底部に到達する直
前まで前記ウェーハの裏面を研削することもできる。請
求項６に記載の発明によれば、前記ウェーハの裏面およ
び前記溝の底部のうちの少なくとも一方からレーザを照
射することにより前記レーザ加工を行うようにした。請
求項６に記載の発明によって、作業時間を短くすること
ができる。
ザ加工を行う前に、さらに、前記溝の底部に到達する直
前まで前記ウェーハの裏面を研削することもできる。請
求項６に記載の発明によれば、前記ウェーハの裏面およ
び前記溝の底部のうちの少なくとも一方からレーザを照
射することにより前記レーザ加工を行うようにした。請
求項６に記載の発明によって、作業時間を短くすること
ができる。
【００１４】請求項７に記載の発明によれば、複数の半
導体素子が設けられた表面を有していて該表面には要求
される半導体装置の厚さにほぼ等しい深さを有する複数
の溝が形成されているウェーハを分割するウェーハ分割
装置において、前記溝の底部に到達する直前まで前記ウ
ェーハの裏面を研削する研削手段と、前記研削作用によ
り形成された研削面を研磨する研磨手段とを具備し、前
記研削面を研磨することにより前記ウェーハを個々の半
導体装置に分割するウェーハ分割装置を提供する。前述
したように、前記ウェーハを前記ウェーハの裏面から厚
さ方向に向かって研削するを研削距離は、前記ウェーハ
の厚さから前記溝の深さを減じた値よりも小さい。
導体素子が設けられた表面を有していて該表面には要求
される半導体装置の厚さにほぼ等しい深さを有する複数
の溝が形成されているウェーハを分割するウェーハ分割
装置において、前記溝の底部に到達する直前まで前記ウ
ェーハの裏面を研削する研削手段と、前記研削作用によ
り形成された研削面を研磨する研磨手段とを具備し、前
記研削面を研磨することにより前記ウェーハを個々の半
導体装置に分割するウェーハ分割装置を提供する。前述
したように、前記ウェーハを前記ウェーハの裏面から厚
さ方向に向かって研削するを研削距離は、前記ウェーハ
の厚さから前記溝の深さを減じた値よりも小さい。
【００１５】請求項８に記載の発明によれば、複数の半
導体素子が設けられた表面を有していて該表面には要求
される半導体装置の厚さにほぼ等しい深さを有する複数
の溝が形成されているウェーハを分割するウェーハ分割
装置において、前記溝の底部に到達する直前まで前記ウ
ェーハの裏面を研削する研削手段と、前記研削作用によ
り形成された研削面をエッチングするエッチング手段と
を具備し、前記研削面をエッチングすることにより前記
ウェーハを個々の半導体装置に分割するウェーハ分割装
置を提供する。
導体素子が設けられた表面を有していて該表面には要求
される半導体装置の厚さにほぼ等しい深さを有する複数
の溝が形成されているウェーハを分割するウェーハ分割
装置において、前記溝の底部に到達する直前まで前記ウ
ェーハの裏面を研削する研削手段と、前記研削作用によ
り形成された研削面をエッチングするエッチング手段と
を具備し、前記研削面をエッチングすることにより前記
ウェーハを個々の半導体装置に分割するウェーハ分割装
置を提供する。
【００１６】請求項９に記載の発明によれば、複数の半
導体素子が設けられた表面を有していて該表面には要求
される半導体装置の厚さにほぼ等しい深さを有する複数
の溝が形成されているウェーハを分割するウェーハ分割
装置において、前記溝の底部に到達する直前まで前記ウ
ェーハの裏面を研削する研削手段と、前記研削作用によ
り形成された研削面を研磨する研磨手段と、前記研磨作
用により形成された被研磨面をエッチングするエッチン
グ手段とを具備し、前記研削面を研磨した後にエッチン
グすることにより前記ウェーハを個々の半導体装置に分
割するウェーハ分割装置を提供する。
導体素子が設けられた表面を有していて該表面には要求
される半導体装置の厚さにほぼ等しい深さを有する複数
の溝が形成されているウェーハを分割するウェーハ分割
装置において、前記溝の底部に到達する直前まで前記ウ
ェーハの裏面を研削する研削手段と、前記研削作用によ
り形成された研削面を研磨する研磨手段と、前記研磨作
用により形成された被研磨面をエッチングするエッチン
グ手段とを具備し、前記研削面を研磨した後にエッチン
グすることにより前記ウェーハを個々の半導体装置に分
割するウェーハ分割装置を提供する。
【００１７】請求項１０に記載の発明によれば、複数の
半導体素子が設けられた表面を有していて該表面には要
求される半導体装置の厚さにほぼ等しい深さを有する複
数の溝が形成されているウェーハを分割するウェーハ分
割装置において、前記ウェーハの裏面と前記溝の底部と
の間をレーザ加工するレーザ加工手段とを具備し、前記
ウェーハの裏面と前記溝の底部との間をレーザ加工する
ことにより前記ウェーハを個々の半導体装置に分割する
ウェーハ分割装置を提供する。
半導体素子が設けられた表面を有していて該表面には要
求される半導体装置の厚さにほぼ等しい深さを有する複
数の溝が形成されているウェーハを分割するウェーハ分
割装置において、前記ウェーハの裏面と前記溝の底部と
の間をレーザ加工するレーザ加工手段とを具備し、前記
ウェーハの裏面と前記溝の底部との間をレーザ加工する
ことにより前記ウェーハを個々の半導体装置に分割する
ウェーハ分割装置を提供する。
【００１８】請求項１１に記載の発明によれば、前記レ
ーザ加工を行う前に、さらに、前記溝の底部に到達する
直前まで前記ウェーハの裏面を研削する研削手段を具備
している。請求項１２に記載の発明によれば、前記レー
ザ加工手段によって前記ウェーハの裏面および前記溝の
底部のうちの少なくとも一方からレーザを照射するよう
にした。請求項１２に記載の発明によって作業時間を短
くすることができる。
ーザ加工を行う前に、さらに、前記溝の底部に到達する
直前まで前記ウェーハの裏面を研削する研削手段を具備
している。請求項１２に記載の発明によれば、前記レー
ザ加工手段によって前記ウェーハの裏面および前記溝の
底部のうちの少なくとも一方からレーザを照射するよう
にした。請求項１２に記載の発明によって作業時間を短
くすることができる。
【００１９】
【発明の実施の形態】図１に基づいて本発明の第一の実
施形態を説明する。図１（ａ）において、複数の半導体
素子１０が厚さＬを有する基板２０、例えばシリコン・
ウェーハの表面（パターン形成面）２９に形成されてお
り、これら半導体素子１０はパターン形成面２９上にお
いて互いに等間隔に整列されている。さらに、基板２０
のパターン形成面２９は、ダイシング装置（図示しな
い）によって形成された複数の溝３０を含んでいる。図
から分かるように、ダイシングにより形成される複数の
溝３０は複数の半導体素子１０の間に形成されており、
パターン形成面２９から溝の底部３９までの距離、すな
わち溝３０の深さＬ３は、要求される極薄半導体装置の
厚さにほぼ等しいか、またはこれよりもわずかに大き
い。このように基板に、基板の厚さ部分の約５０％から
７０％の溝、すなわち切込みを入れ、後の工程で極薄半
導体装置を分割する分割方法をハーフカット法と呼ぶ。
図１（ａ）においては、隣り合う溝３０の間に一つの半
導体素子１０が設けられているが、隣り合う溝３０の間
に複数の半導体素子１０を設けることもできる。
施形態を説明する。図１（ａ）において、複数の半導体
素子１０が厚さＬを有する基板２０、例えばシリコン・
ウェーハの表面（パターン形成面）２９に形成されてお
り、これら半導体素子１０はパターン形成面２９上にお
いて互いに等間隔に整列されている。さらに、基板２０
のパターン形成面２９は、ダイシング装置（図示しな
い）によって形成された複数の溝３０を含んでいる。図
から分かるように、ダイシングにより形成される複数の
溝３０は複数の半導体素子１０の間に形成されており、
パターン形成面２９から溝の底部３９までの距離、すな
わち溝３０の深さＬ３は、要求される極薄半導体装置の
厚さにほぼ等しいか、またはこれよりもわずかに大き
い。このように基板に、基板の厚さ部分の約５０％から
７０％の溝、すなわち切込みを入れ、後の工程で極薄半
導体装置を分割する分割方法をハーフカット法と呼ぶ。
図１（ａ）においては、隣り合う溝３０の間に一つの半
導体素子１０が設けられているが、隣り合う溝３０の間
に複数の半導体素子１０を設けることもできる。
【００２０】次いで、図１（ｂ）に示すように、保持層
形成装置（図示しない）によって、複数の極薄半導体装
置１１が形成されるときにこれらを保持するための適切
な保持層４０を基板２０のパターン形成面２９に形成す
る。保持層４０は例えばラミネート装置により粘着性の
樹脂製フィルムをパターン形成面に付加するか、または
液状樹脂をパターン形成面に塗布することにより形成さ
れる。後述するように、保持層４０は研削時およびエッ
チング時に半導体素子１０を保護する役目を果たす。
形成装置（図示しない）によって、複数の極薄半導体装
置１１が形成されるときにこれらを保持するための適切
な保持層４０を基板２０のパターン形成面２９に形成す
る。保持層４０は例えばラミネート装置により粘着性の
樹脂製フィルムをパターン形成面に付加するか、または
液状樹脂をパターン形成面に塗布することにより形成さ
れる。後述するように、保持層４０は研削時およびエッ
チング時に半導体素子１０を保護する役目を果たす。
【００２１】次いで、図１（ｂ）および図１（ｃ）から
分かるように、半導体素子１０が形成されていない基板
２０の裏面２１を研削装置（図示しない）により研削す
る。このように裏面を研削する研削装置をバックグライ
ンダと呼ぶ。本発明における研削作用は、パターン形成
面を下方に向けた状態で回転可能な吸着チャック（図示
しない）上に基板２０を吸着させ、基板２０の裏面２１
上に研削装置を下降させることにより研削を行うインフ
ィード方式である。当然のことながら、他の研削方式、
例えばテーブル上において複数の基板を回転運動させつ
つ研削装置を回転させるクリープフィード方式を採用す
ることもできる。保持層４０が半導体素子１０と吸着チ
ャックの吸着面との間に介在しているので、基板２０の
パターン形成面２９、従って半導体素子１０が吸着チャ
ックに直接的に接触せず、従って、半導体素子１０を保
護することができる。研削装置によって基板２０を裏面
２１からパターン形成面２９に向かって研削する。この
研削作用を基板２０の裏面２１から厚さＬ１だけ行う。
すなわち、研削装置によって、前記溝の底部３９に到達
する直前まで前記ウェーハの裏面を研削する。ここで、
研削されるべき基板の厚さＬ１と要求される半導体装置
の厚さＬ３とを加えた値は研削前の基板の厚さＬよりも
小さい。従って研削終了時には厚さＬ２の部分が溝３０
の底部３９と研削面２２との間に残る。基板２０の裏面
を研削することにより、研削面２２（裏面）には加工変
質層、すなわち脆性破壊層が生じている。
分かるように、半導体素子１０が形成されていない基板
２０の裏面２１を研削装置（図示しない）により研削す
る。このように裏面を研削する研削装置をバックグライ
ンダと呼ぶ。本発明における研削作用は、パターン形成
面を下方に向けた状態で回転可能な吸着チャック（図示
しない）上に基板２０を吸着させ、基板２０の裏面２１
上に研削装置を下降させることにより研削を行うインフ
ィード方式である。当然のことながら、他の研削方式、
例えばテーブル上において複数の基板を回転運動させつ
つ研削装置を回転させるクリープフィード方式を採用す
ることもできる。保持層４０が半導体素子１０と吸着チ
ャックの吸着面との間に介在しているので、基板２０の
パターン形成面２９、従って半導体素子１０が吸着チャ
ックに直接的に接触せず、従って、半導体素子１０を保
護することができる。研削装置によって基板２０を裏面
２１からパターン形成面２９に向かって研削する。この
研削作用を基板２０の裏面２１から厚さＬ１だけ行う。
すなわち、研削装置によって、前記溝の底部３９に到達
する直前まで前記ウェーハの裏面を研削する。ここで、
研削されるべき基板の厚さＬ１と要求される半導体装置
の厚さＬ３とを加えた値は研削前の基板の厚さＬよりも
小さい。従って研削終了時には厚さＬ２の部分が溝３０
の底部３９と研削面２２との間に残る。基板２０の裏面
を研削することにより、研削面２２（裏面）には加工変
質層、すなわち脆性破壊層が生じている。
【００２２】次いで、基板２０を洗浄した後、図１
（ｃ）および図１（ｄ）から分かるように、基板２０の
研削面２２を研磨することにより基板２０を厚さＬ２だ
けさらに除去する。前述したように、本実施形態におい
ては、化学研磨剤を含有する研磨加工液を用いる研磨装
置による研磨方式を採用している。基板を厚さＬ２だけ
除去することにより、溝３０の底部３９が取り除かれる
ので、基板２０は図１（ｅ）に示すように複数の極薄半
導体装置１１に分割される。研削面２２を研磨すること
により、研削面２２に存在していた脆性破壊層が除去さ
れるので、極薄半導体装置１１の実装時における密着性
を高めると共に極薄半導体装置の強度を高めることがで
きる。また、形成される極薄半導体装置１１の底面の表
面粗さは、研削作用により分割される従来技術の極薄半
導体装置の底面の表面粗さよりも小さい。さらに、研削
作用により基板を分割する場合には極薄半導体装置の底
端部にチッピングが生じうるが、本実施形態のように研
磨作用により基板２０を分割する場合には、チッピング
の発生が少ないかまたはチッピングが発生しない。それ
ゆえ、極薄半導体装置実装時における密着性を高めるこ
とができる。
（ｃ）および図１（ｄ）から分かるように、基板２０の
研削面２２を研磨することにより基板２０を厚さＬ２だ
けさらに除去する。前述したように、本実施形態におい
ては、化学研磨剤を含有する研磨加工液を用いる研磨装
置による研磨方式を採用している。基板を厚さＬ２だけ
除去することにより、溝３０の底部３９が取り除かれる
ので、基板２０は図１（ｅ）に示すように複数の極薄半
導体装置１１に分割される。研削面２２を研磨すること
により、研削面２２に存在していた脆性破壊層が除去さ
れるので、極薄半導体装置１１の実装時における密着性
を高めると共に極薄半導体装置の強度を高めることがで
きる。また、形成される極薄半導体装置１１の底面の表
面粗さは、研削作用により分割される従来技術の極薄半
導体装置の底面の表面粗さよりも小さい。さらに、研削
作用により基板を分割する場合には極薄半導体装置の底
端部にチッピングが生じうるが、本実施形態のように研
磨作用により基板２０を分割する場合には、チッピング
の発生が少ないかまたはチッピングが発生しない。それ
ゆえ、極薄半導体装置実装時における密着性を高めるこ
とができる。
【００２３】基板を厚さＬ２だけ除去することにより、
底部３９が取り除かれるので、研磨作用に用いられる研
磨加工液が溝３０の側面、すなわち形成されるべき極薄
半導体装置１１の側部に到達しうる。それにより、極薄
半導体装置１１の側部に存在する脆性破壊層も部分的に
除去できる。従って、極薄半導体装置１１を実装すると
きに加えられる応力によって極薄半導体装置１１が破損
する危険性を少なくすると共に極薄半導体装置１１の強
度を高めることができる。研磨作用後にも基板を洗浄
し、研磨加工液を基板から除去する。
底部３９が取り除かれるので、研磨作用に用いられる研
磨加工液が溝３０の側面、すなわち形成されるべき極薄
半導体装置１１の側部に到達しうる。それにより、極薄
半導体装置１１の側部に存在する脆性破壊層も部分的に
除去できる。従って、極薄半導体装置１１を実装すると
きに加えられる応力によって極薄半導体装置１１が破損
する危険性を少なくすると共に極薄半導体装置１１の強
度を高めることができる。研磨作用後にも基板を洗浄
し、研磨加工液を基板から除去する。
【００２４】本発明の別の実施形態においては、研磨作
用の代わりにエッチングすることにより基板２０を厚さ
Ｌ２だけ除去する。エッチング装置には、ドライエッチ
ング装置、例えばプラズマエッチング装置、もしくはウ
ェットエッチング装置、例えば浸漬式エッチング装置ま
たはエッチング液を基板に噴射しつつ基板を回転させる
スピンナー式エッチング装置を採用することができる。
エッチング時には、半導体素子１０は保持層４０によっ
てエッチング液から保護されている。この場合にも、基
板２０の研削面２２が腐食されるので研削面に含まれる
脆性破壊層を同様に除去することができる。底部３９が
取り除かれた後には、エッチング液が形成されるべき極
薄半導体装置１１の側部３１に到達できて側部を腐食す
る（図２）。これにより、形成されるべき極薄半導体装
置１１の側部３１（点線で示す）が腐食されることによ
り、新生面３２（実線で示す）が露出するようになる。
従って、研磨作用を採用する場合よりも、溝３０の側面
に存在する脆性破壊層を容易に除去することができる。
従って、極薄半導体装置１１を実装するときに加えられ
る応力により、極薄半導体装置１１が破損する危険性を
さらに少なくすると共に極薄半導体装置１１の強度をさ
らに高めることができる。エッチング工程後には基板を
洗浄してエッチング液を除去する。
用の代わりにエッチングすることにより基板２０を厚さ
Ｌ２だけ除去する。エッチング装置には、ドライエッチ
ング装置、例えばプラズマエッチング装置、もしくはウ
ェットエッチング装置、例えば浸漬式エッチング装置ま
たはエッチング液を基板に噴射しつつ基板を回転させる
スピンナー式エッチング装置を採用することができる。
エッチング時には、半導体素子１０は保持層４０によっ
てエッチング液から保護されている。この場合にも、基
板２０の研削面２２が腐食されるので研削面に含まれる
脆性破壊層を同様に除去することができる。底部３９が
取り除かれた後には、エッチング液が形成されるべき極
薄半導体装置１１の側部３１に到達できて側部を腐食す
る（図２）。これにより、形成されるべき極薄半導体装
置１１の側部３１（点線で示す）が腐食されることによ
り、新生面３２（実線で示す）が露出するようになる。
従って、研磨作用を採用する場合よりも、溝３０の側面
に存在する脆性破壊層を容易に除去することができる。
従って、極薄半導体装置１１を実装するときに加えられ
る応力により、極薄半導体装置１１が破損する危険性を
さらに少なくすると共に極薄半導体装置１１の強度をさ
らに高めることができる。エッチング工程後には基板を
洗浄してエッチング液を除去する。
【００２５】本発明のさらに別の実施形態においては、
研削作用により裏面が研削された基板２０を研磨した後
にエッチングを行うことにより、基板２０を複数の極薄
半導体装置１１に分割する。エッチングのみによって基
板２０を厚さＬ２だけ除去する場合には比較的長時間を
要するが、本実施形態の場合には研磨作用により厚さＬ
２の部分が除去されるので作業時間が少なくてすむと共
に、エッチング液が側面に到達するので溝３０の側面に
存在する脆性破壊層も除去することが可能となる。従っ
て、極薄半導体装置１１の強度が同様に高められる。エ
ッチング作用前には基板２０を洗浄するのが好ましく、
これにより基板２０のぬれ性を高めてエッチング効果を
高めることができる。エッチング工程後にも基板を洗浄
してエッチング液を基板から除去する。
研削作用により裏面が研削された基板２０を研磨した後
にエッチングを行うことにより、基板２０を複数の極薄
半導体装置１１に分割する。エッチングのみによって基
板２０を厚さＬ２だけ除去する場合には比較的長時間を
要するが、本実施形態の場合には研磨作用により厚さＬ
２の部分が除去されるので作業時間が少なくてすむと共
に、エッチング液が側面に到達するので溝３０の側面に
存在する脆性破壊層も除去することが可能となる。従っ
て、極薄半導体装置１１の強度が同様に高められる。エ
ッチング作用前には基板２０を洗浄するのが好ましく、
これにより基板２０のぬれ性を高めてエッチング効果を
高めることができる。エッチング工程後にも基板を洗浄
してエッチング液を基板から除去する。
【００２６】図３に基づいて本発明の第二の実施形態を
説明する。図３（ａ）においては図１（ａ）と同様に、
厚さＬの基板２０には、複数の半導体素子１０およびこ
れら半導体素子１０の間に設けられた深さＬ６の複数の
溝３０が形成されている。
説明する。図３（ａ）においては図１（ａ）と同様に、
厚さＬの基板２０には、複数の半導体素子１０およびこ
れら半導体素子１０の間に設けられた深さＬ６の複数の
溝３０が形成されている。
【００２７】次いで、前述した第一の実施形態と同様
に、基板２０のパターン形成面２９に保持層４０を形成
（図３（ｂ））した後に、図３（ｃ）に示すように基板
２０を裏面２１から厚さＬ４だけ研削する。すなわち、
適切な研削装置によって前記溝の底部３８に到達する直
前まで前記ウェーハの裏面を研削する。従って、基板２
０の厚さＬ５の部分が残る。次いで、基板２０を洗浄し
た後、図３（ｃ）および図３（ｄ）から分かるように、
レーザ加工装置、例えばレーザビームトーチ（図示しな
い）を使用して基板２０を溝加工する。溝加工によって
溝３０の底部３８と研削面２２との間における基板２０
の厚さＬ５の部分が除去される。次いで、適切な制御装
置を用いてレーザ光照射部を、複数の溝３０からなるパ
ターンと同一のパターンを形成するように移動させる。
これにより図３（ｄ）に示すように、基板２０を複数の
極薄半導体装置１１に分割することができる。前述した
レーザ光照射作用を、基板２０のパターン形成面２９お
よび研削面２２のうちの少なくとも一方から行うことが
できる。しかしながら、研削面２２側からレーザ光を照
射する場合には、レーザ光により形成されるパターンが
溝３０のパターンに適合するように基板２０を研削面２
２側から正確に位置合わせする必要があるので、パター
ン形成面２９側から位置合わせしてパターン形成面２９
側からレーザ光を照射するのが好ましい。当然のことな
がら、パターン形成面２９および研削面２２の両方から
レーザ光を照射することにより基板２０を溝加工する
か、または基板２０を複数の極薄半導体装置１１に分割
することができる。レーザ光を両面から照射する場合に
は基板２０を溝加工または分割するのに要する時間を少
なくすることができる。さらに、レーザ加工装置に使用
される補助ガス（不活性ガス）によって基板２０をレー
ザ加工することにより生じうる粒子がパターン形成面お
よび裏面に付着するのを妨げることもできる。
に、基板２０のパターン形成面２９に保持層４０を形成
（図３（ｂ））した後に、図３（ｃ）に示すように基板
２０を裏面２１から厚さＬ４だけ研削する。すなわち、
適切な研削装置によって前記溝の底部３８に到達する直
前まで前記ウェーハの裏面を研削する。従って、基板２
０の厚さＬ５の部分が残る。次いで、基板２０を洗浄し
た後、図３（ｃ）および図３（ｄ）から分かるように、
レーザ加工装置、例えばレーザビームトーチ（図示しな
い）を使用して基板２０を溝加工する。溝加工によって
溝３０の底部３８と研削面２２との間における基板２０
の厚さＬ５の部分が除去される。次いで、適切な制御装
置を用いてレーザ光照射部を、複数の溝３０からなるパ
ターンと同一のパターンを形成するように移動させる。
これにより図３（ｄ）に示すように、基板２０を複数の
極薄半導体装置１１に分割することができる。前述した
レーザ光照射作用を、基板２０のパターン形成面２９お
よび研削面２２のうちの少なくとも一方から行うことが
できる。しかしながら、研削面２２側からレーザ光を照
射する場合には、レーザ光により形成されるパターンが
溝３０のパターンに適合するように基板２０を研削面２
２側から正確に位置合わせする必要があるので、パター
ン形成面２９側から位置合わせしてパターン形成面２９
側からレーザ光を照射するのが好ましい。当然のことな
がら、パターン形成面２９および研削面２２の両方から
レーザ光を照射することにより基板２０を溝加工する
か、または基板２０を複数の極薄半導体装置１１に分割
することができる。レーザ光を両面から照射する場合に
は基板２０を溝加工または分割するのに要する時間を少
なくすることができる。さらに、レーザ加工装置に使用
される補助ガス（不活性ガス）によって基板２０をレー
ザ加工することにより生じうる粒子がパターン形成面お
よび裏面に付着するのを妨げることもできる。
【００２８】本実施形態においては、レーザ光により基
板２０、例えばシリコン・ウェーハが溶融するので、溝
３０の側面は酸化膜、例えば二酸化珪素によって被覆さ
れる。従って、本実施形態により形成される極薄半導体
装置の側面は、脆性破壊層が形成されている従来技術の
極薄半導体装置の側面の場合よりも平滑になっており、
極薄半導体装置の強度を高めることができる。基板２０
の裏面における研削加工を行うことなしに、基板２０の
裏面２１を直接的にレーザ加工することもできる。
板２０、例えばシリコン・ウェーハが溶融するので、溝
３０の側面は酸化膜、例えば二酸化珪素によって被覆さ
れる。従って、本実施形態により形成される極薄半導体
装置の側面は、脆性破壊層が形成されている従来技術の
極薄半導体装置の側面の場合よりも平滑になっており、
極薄半導体装置の強度を高めることができる。基板２０
の裏面における研削加工を行うことなしに、基板２０の
裏面２１を直接的にレーザ加工することもできる。
【００２９】
【発明の効果】各請求項に記載の発明によれば、脆性破
壊層の存在しない底面を備えていて強度の高い極薄半導
体装置を形成すると共に半導体装置実装時の密着性を高
めることができるという共通の効果を奏しうる。
壊層の存在しない底面を備えていて強度の高い極薄半導
体装置を形成すると共に半導体装置実装時の密着性を高
めることができるという共通の効果を奏しうる。
【００３０】さらに、請求項１および７に記載の発明に
よれば、形成される極薄半導体装置の側面にも脆性破壊
層が存在しないようにできるという効果を奏しうる。さ
らに、請求項２および８に記載の発明によれば、形成さ
れる極薄半導体装置の側面にも脆性破壊層がさらに存在
しないようにできるという効果を奏しうる。さらに、請
求項３および９に記載の発明によれば、極薄半導体装置
を分離させる時間を短くすることができると共に、脆性
破壊層がさらに存在しない底面と側面とを備えた極薄半
導体装置を形成できるという効果を奏しうる。
よれば、形成される極薄半導体装置の側面にも脆性破壊
層が存在しないようにできるという効果を奏しうる。さ
らに、請求項２および８に記載の発明によれば、形成さ
れる極薄半導体装置の側面にも脆性破壊層がさらに存在
しないようにできるという効果を奏しうる。さらに、請
求項３および９に記載の発明によれば、極薄半導体装置
を分離させる時間を短くすることができると共に、脆性
破壊層がさらに存在しない底面と側面とを備えた極薄半
導体装置を形成できるという効果を奏しうる。
【００３１】さらに、請求項４および１０に記載の発明
によれば、レーザによってウェーハが溶融して酸化膜が
形成されるので、脆性破壊層が存在しない側面を備えた
極薄半導体装置を形成できるという効果を奏しうる。さ
らに、請求項５および１１に記載の発明によれば、極薄
半導体装置をさらに容易に形成することができるという
効果を奏しうる。さらに、請求項６および１２に記載の
発明によれば、基板を溝加工または基板を極薄半導体装
置に分割するのに要する時間を少なくできるという効果
を奏しうる。
によれば、レーザによってウェーハが溶融して酸化膜が
形成されるので、脆性破壊層が存在しない側面を備えた
極薄半導体装置を形成できるという効果を奏しうる。さ
らに、請求項５および１１に記載の発明によれば、極薄
半導体装置をさらに容易に形成することができるという
効果を奏しうる。さらに、請求項６および１２に記載の
発明によれば、基板を溝加工または基板を極薄半導体装
置に分割するのに要する時間を少なくできるという効果
を奏しうる。
【図１】本発明の第一の実施形態のウェーハ分割方法を
示す工程図である。
示す工程図である。
【図２】溝の側面に形成された脆性破壊層が除去された
状態を示している基板の拡大断面図である。
状態を示している基板の拡大断面図である。
【図３】本発明の第二の実施形態のウェーハ分割方法を
示す工程図である。
示す工程図である。
【図４】溝の側面に形成された脆性破壊層を示す基板の
拡大断面図である。
拡大断面図である。
１０…半導体素子 １１…極薄半導体装置 ２０…基板 ２１…裏面 ２２…研削面 ２９…パターン形成面 ３０…溝 ３９…溝の底部 ４０…保持層
Claims (12)
- 【請求項１】 表面に複数の半導体素子が設けられたウ
ェーハを分割するウェーハ分割方法において、該ウェー
ハの表面に要求される半導体装置の厚さにほぼ等しい深
さの複数の溝を形成し、 前記ウェーハの前記表面上に前記半導体素子を保持する
ための保持部材を配置し、 前記溝の底部に到達する直前まで前記ウェーハの裏面を
研削し、 前記研削作用により形成された研削面を研磨し、それに
より前記ウェーハを個々の半導体装置に分割するウェー
ハ分割方法。 - 【請求項２】 表面に複数の半導体素子が設けられたウ
ェーハを分割するウェーハ分割方法において、該ウェー
ハの表面に要求される半導体装置の厚さにほぼ等しい深
さの複数の溝を形成し、 前記ウェーハの前記表面上に前記半導体素子を保持する
ための保持部材を配置し、 前記溝の底部に到達する直前まで前記ウェーハの裏面を
研削し、 前記研削作用により形成された研削面をエッチングし、
それにより前記ウェーハを個々の半導体装置に分割する
ウェーハ分割方法。 - 【請求項３】 表面に複数の半導体素子が設けられたウ
ェーハを分割するウェーハ分割方法において、該ウェー
ハの表面に要求される半導体装置の厚さにほぼ等しい深
さの複数の溝を形成し、 前記ウェーハの前記表面上に前記半導体素子を保持する
ための保持部材を配置し、 前記溝の底部に到達する直前まで前記ウェーハの裏面を
研削し、 前記研削作用により形成された研削面を研磨した後にエ
ッチングすることにより前記ウェーハを個々の半導体装
置に分割するウェーハ分割方法。 - 【請求項４】 表面に複数の半導体素子が設けられたウ
ェーハを分割するウェーハ分割方法において、該ウェー
ハの表面に要求される半導体装置の厚さにほぼ等しい深
さの複数の溝を形成し、 前記ウェーハの前記表面上に前記半導体素子を保持する
ための保持部材を配置し、 前記ウェーハの裏面と前記溝の底部との間をレーザ加工
し、それにより前記ウェーハを個々の半導体装置に分割
するウェーハ分割方法。 - 【請求項５】 前記レーザ加工を行う前に、さらに、前
記溝の底部に到達する直前まで前記ウェーハの裏面を研
削することを含む請求項４に記載のウェーハ分割方法。 - 【請求項６】 前記ウェーハの裏面および前記溝の底部
のうちの少なくとも一方からレーザを照射することによ
り前記レーザ加工を行うようにした請求項４または５に
記載のウェーハ分割方法。 - 【請求項７】 複数の半導体素子が設けられた表面を有
していて該表面には要求される半導体装置の厚さにほぼ
等しい深さを有する複数の溝が形成されているウェーハ
を分割するウェーハ分割装置において、 前記溝の底部に到達する直前まで前記ウェーハの裏面を
研削する研削手段と、 前記研削作用により形成された研削面を研磨する研磨手
段とを具備し、前記研削面を研磨することにより前記ウ
ェーハを個々の半導体装置に分割するウェーハ分割装
置。 - 【請求項８】 複数の半導体素子が設けられた表面を有
していて該表面には要求される半導体装置の厚さにほぼ
等しい深さを有する複数の溝が形成されているウェーハ
を分割するウェーハ分割装置において、 前記溝の底部に到達する直前まで前記ウェーハの裏面を
研削する研削手段と、 前記研削作用により形成された研削面をエッチングする
エッチング手段とを具備し、前記研削面をエッチングす
ることにより前記ウェーハを個々の半導体装置に分割す
るウェーハ分割装置。 - 【請求項９】 複数の半導体素子が設けられた表面を有
していて該表面には要求される半導体装置の厚さにほぼ
等しい深さを有する複数の溝が形成されているウェーハ
を分割するウェーハ分割装置において、 前記溝の底部に到達する直前まで前記ウェーハの裏面を
研削する研削手段と、 前記研削作用により形成された研削面を研磨する研磨手
段と、 前記研磨作用により形成された被研磨面をエッチングす
るエッチング手段とを具備し、前記研削面を研磨した後
にエッチングすることにより前記ウェーハを個々の半導
体装置に分割するウェーハ分割装置。 - 【請求項１０】 複数の半導体素子が設けられた表面を
有していて該表面には要求される半導体装置の厚さにほ
ぼ等しい深さを有する複数の溝が形成されているウェー
ハを分割するウェーハ分割装置において、 前記ウェーハの裏面と前記溝の底部との間をレーザ加工
するレーザ加工手段とを具備し、前記ウェーハの裏面と
前記溝の底部との間をレーザ加工することにより前記ウ
ェーハを個々の半導体装置に分割するウェーハ分割装
置。 - 【請求項１１】 前記レーザ加工を行う前に、さらに、
前記溝の底部に到達する直前まで前記ウェーハの裏面を
研削する研削手段を具備する請求項９に記載のウェーハ
分割装置。 - 【請求項１２】 前記レーザ加工手段によって前記ウェ
ーハの裏面および前記溝の底部のうちの少なくとも一方
からレーザを照射するようにした請求項１０または１１
に記載のウェーハ分割装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001124955A JP3539934B2 (ja) | 2001-02-14 | 2001-04-23 | ウェーハ分割方法およびウェーハ分割装置 |
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001-37422 | 2001-02-14 | ||
| JP2001037422 | 2001-02-14 | ||
| JP2001124955A JP3539934B2 (ja) | 2001-02-14 | 2001-04-23 | ウェーハ分割方法およびウェーハ分割装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2002319554A true JP2002319554A (ja) | 2002-10-31 |
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|---|---|---|---|
| JP2001124955A Expired - Fee Related JP3539934B2 (ja) | 2001-02-14 | 2001-04-23 | ウェーハ分割方法およびウェーハ分割装置 |
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| JP2003017442A (ja) * | 2001-06-28 | 2003-01-17 | Disco Abrasive Syst Ltd | 半導体ウェーハの分割システム及び分割方法 |
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| KR20160127642A (ko) * | 2015-04-27 | 2016-11-04 | 가부시기가이샤 디스코 | 디바이스칩의 제조 방법 |
| CN109309047A (zh) * | 2017-07-26 | 2019-02-05 | 株式会社迪思科 | 处理衬底的方法 |
-
2001
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|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
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| A61 | First payment of annual fees (during grant procedure) |
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|
| R150 | Certificate of patent (=grant) or registration of utility model |
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| R250 | Receipt of annual fees |
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