KR20190012128A - 기판을 프로세싱하는 방법 - Google Patents

기판을 프로세싱하는 방법 Download PDF

Info

Publication number
KR20190012128A
KR20190012128A KR1020180087229A KR20180087229A KR20190012128A KR 20190012128 A KR20190012128 A KR 20190012128A KR 1020180087229 A KR1020180087229 A KR 1020180087229A KR 20180087229 A KR20180087229 A KR 20180087229A KR 20190012128 A KR20190012128 A KR 20190012128A
Authority
KR
South Korea
Prior art keywords
substrate
laser beam
pulsed laser
plasma
region
Prior art date
Application number
KR1020180087229A
Other languages
English (en)
Other versions
KR102226780B1 (ko
Inventor
칼 하인즈 프리바서
히토시 호시노
겐지 후루타
Original Assignee
가부시기가이샤 디스코
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 가부시기가이샤 디스코 filed Critical 가부시기가이샤 디스코
Publication of KR20190012128A publication Critical patent/KR20190012128A/ko
Priority to KR1020200018818A priority Critical patent/KR102282858B1/ko
Application granted granted Critical
Publication of KR102226780B1 publication Critical patent/KR102226780B1/ko

Links

Images

Classifications

    • B—PERFORMING OPERATIONS; TRANSPORTING
    • B23—MACHINE TOOLS; METAL-WORKING NOT OTHERWISE PROVIDED FOR
    • B23K—SOLDERING OR UNSOLDERING; WELDING; CLADDING OR PLATING BY SOLDERING OR WELDING; CUTTING BY APPLYING HEAT LOCALLY, e.g. FLAME CUTTING; WORKING BY LASER BEAM
    • B23K26/00—Working by laser beam, e.g. welding, cutting or boring
    • B23K26/36—Removing material
    • B23K26/362—Laser etching
    • B23K26/364—Laser etching for making a groove or trench, e.g. for scribing a break initiation groove
    • B—PERFORMING OPERATIONS; TRANSPORTING
    • B23—MACHINE TOOLS; METAL-WORKING NOT OTHERWISE PROVIDED FOR
    • B23K—SOLDERING OR UNSOLDERING; WELDING; CLADDING OR PLATING BY SOLDERING OR WELDING; CUTTING BY APPLYING HEAT LOCALLY, e.g. FLAME CUTTING; WORKING BY LASER BEAM
    • B23K26/00—Working by laser beam, e.g. welding, cutting or boring
    • B23K26/02—Positioning or observing the workpiece, e.g. with respect to the point of impact; Aligning, aiming or focusing the laser beam
    • B23K26/06—Shaping the laser beam, e.g. by masks or multi-focusing
    • B23K26/062—Shaping the laser beam, e.g. by masks or multi-focusing by direct control of the laser beam
    • B23K26/0622—Shaping the laser beam, e.g. by masks or multi-focusing by direct control of the laser beam by shaping pulses
    • B—PERFORMING OPERATIONS; TRANSPORTING
    • B23—MACHINE TOOLS; METAL-WORKING NOT OTHERWISE PROVIDED FOR
    • B23K—SOLDERING OR UNSOLDERING; WELDING; CLADDING OR PLATING BY SOLDERING OR WELDING; CUTTING BY APPLYING HEAT LOCALLY, e.g. FLAME CUTTING; WORKING BY LASER BEAM
    • B23K26/00—Working by laser beam, e.g. welding, cutting or boring
    • B23K26/36—Removing material
    • B23K26/362—Laser etching
    • B—PERFORMING OPERATIONS; TRANSPORTING
    • B23—MACHINE TOOLS; METAL-WORKING NOT OTHERWISE PROVIDED FOR
    • B23K—SOLDERING OR UNSOLDERING; WELDING; CLADDING OR PLATING BY SOLDERING OR WELDING; CUTTING BY APPLYING HEAT LOCALLY, e.g. FLAME CUTTING; WORKING BY LASER BEAM
    • B23K26/00—Working by laser beam, e.g. welding, cutting or boring
    • B23K26/36—Removing material
    • B23K26/40—Removing material taking account of the properties of the material involved
    • B—PERFORMING OPERATIONS; TRANSPORTING
    • B23—MACHINE TOOLS; METAL-WORKING NOT OTHERWISE PROVIDED FOR
    • B23K—SOLDERING OR UNSOLDERING; WELDING; CLADDING OR PLATING BY SOLDERING OR WELDING; CUTTING BY APPLYING HEAT LOCALLY, e.g. FLAME CUTTING; WORKING BY LASER BEAM
    • B23K26/00—Working by laser beam, e.g. welding, cutting or boring
    • B23K26/50—Working by transmitting the laser beam through or within the workpiece
    • B23K26/53—Working by transmitting the laser beam through or within the workpiece for modifying or reforming the material inside the workpiece, e.g. for producing break initiation cracks
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
    • H01L21/304—Mechanical treatment, e.g. grinding, polishing, cutting
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
    • H01L21/306—Chemical or electrical treatment, e.g. electrolytic etching
    • H01L21/3065—Plasma etching; Reactive-ion etching
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • B—PERFORMING OPERATIONS; TRANSPORTING
    • B23—MACHINE TOOLS; METAL-WORKING NOT OTHERWISE PROVIDED FOR
    • B23K—SOLDERING OR UNSOLDERING; WELDING; CLADDING OR PLATING BY SOLDERING OR WELDING; CUTTING BY APPLYING HEAT LOCALLY, e.g. FLAME CUTTING; WORKING BY LASER BEAM
    • B23K2103/00—Materials to be soldered, welded or cut
    • B23K2103/50—Inorganic material, e.g. metals, not provided for in B23K2103/02 – B23K2103/26
    • B23K2103/56—Inorganic material, e.g. metals, not provided for in B23K2103/02 – B23K2103/26 semiconducting

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Optics & Photonics (AREA)
  • Power Engineering (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Plasma & Fusion (AREA)
  • Mechanical Engineering (AREA)
  • Chemical & Material Sciences (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • General Chemical & Material Sciences (AREA)
  • Oil, Petroleum & Natural Gas (AREA)
  • Dicing (AREA)
  • Laser Beam Processing (AREA)
  • Processing Of Stones Or Stones Resemblance Materials (AREA)

Abstract

본 발명은 제1 표면(2a) 및 제1 표면(2a)에 반대되는 제2 표면(2b)을 구비하는 기판(2)을 프로세싱하는 방법에 관한 것으로, 기판(2)은 제1 표면(2a) 상에 복수의 분할 라인(22)에 의해 분할되는 복수의 디바이스(21)를 갖는 디바이스 영역(20)을 구비한다. 그 방법은 제1 표면(2a)의 쪽으로부터 100 ㎛ 이상의 두께를 갖는 기판(2)에 펄스식 레이저 빔(LB) - 펄스식 레이저 빔(LB)은, 분할 라인(22)의 각각을 따라 기판(2)에 복수의 개질된 영역(23)을 형성하기 위해, 펄스식 레이저 빔(LB)의 초점(P)이 제1 표면(2a)으로부터 제2 표면(2b)을 향하는 방향에서 제1 표면(2a)으로부터 일정 거리에 위치되는 상태에서, 분할 라인(22)의 각각을 따르는 적어도 복수의 위치에서 기판(2)에 인가됨 - 을 인가하는 것, 및 기판(2)에 개질된 영역(23)을 형성한 이후 기판 두께를 조정하기 위해 기판(2)의 제2 표면(2b)을 연삭하는 것을 포함한다. 또한, 본 발명은 이러한 기판(2)을 프로세싱하는 방법에 관한 것인데, 그 방법에서는, 기판(2)에 개질된 영역(23) 및/또는 홀 영역을 형성한 이후, 분할 라인(22)을 따라 연장하는 복수의 그루브(80)를 기판(2)에 형성하기 위해, 기판(2)에 플라즈마(PL)가 인가된다.

Description

기판을 프로세싱하는 방법{METHOD OF PROCESSING A SUBSTRATE}
본 발명은 제1 표면 및 제1 표면에 반대되는 제2 표면을 구비하는 기판을 프로세싱하는 방법에 관한 것으로, 기판은 제1 표면 상의 복수의 분할 라인에 의해 분할되는 복수의 디바이스를 갖는 디바이스 영역을 구비한다.
반도체 디바이스 제조 프로세스에서, 실리콘(Si) 웨이퍼와 같은 실질적으로 디스크 형상의 반도체 웨이퍼의 전면(front side) 상에 복수의 교차 분할 라인("스트리트(street)"로 또한 칭해짐)이 형성되고, 그에 의해, IC 및 LSI와 같은 복수의 디바이스가 각각 형성되는 복수의 영역을 구획한다. 디바이스는 반도체 웨이퍼의 전면 상의 디바이스 영역에 형성된다.
반도체 웨이퍼는, 예를 들면, 분할 라인을 따라 분리되어, 예를 들면, 절단되어, 디바이스가 형성되는 별개의 영역을 분할하고, 그에 의해 개개의 디바이스를 칩 또는 다이로서 획득한다.
이 접근법은, 예를 들면, 개개의 반도체 디바이스, 전력 디바이스, 의료 디바이스, 전기 컴포넌트 또는 MEMS 디바이스를, 이들 디바이스가 형성되는 디바이스 영역을 갖는 기판, 예컨대 단결정 기판, 유리 기판, 화합물 기판 또는 다결정질 기판으로부터 획득하도록 적응된다.
반도체 웨이퍼와 같은 기판 상에 배열될 수 있는 디바이스의 수, 즉 디바이스의 패킹 밀도를 최대화하는 것이 소망되는 경우, 분할 라인의 폭은 상응하여 감소되어야 한다. 몇몇 기판의 경우, 예를 들면, RFID 칩 또는 라인 센서를 생산하기 위해, 분할 라인 폭은 20 ㎛ 이하일 수도 있다.
분할 라인을 따라 반도체 웨이퍼와 같은 기판을 분할하는 방법으로서, 기판을 통한 빔의 투과를 허용하는 파장을 갖는 펄스식 레이저 빔(pulsed laser beam)을, 분할될 대상 영역에서 펄스식 레이저 빔의 초점이 기판 내부에 위치되는 상태에서, 분할 라인을 따라 기판에 인가하는 레이저 프로세싱 방법이 제안되어 있다. 이러한 방식에서, 감소된 강도를 갖는 개질된 층이 분할 라인의 각각을 따라 기판 내부에서 연속적으로 형성된다. 후속하여, 파단 공구(breaking tool)를 사용하는 것에 의해 분할 라인의 각각을 따라 기판에 외력이 인가되고, 그에 의해, 기판을, 칩 또는 다이로서 개개의 디바이스로 분할한다. 이러한 방법은 JP-A-3408805에서 개시되어 있다. 또한, 레이저 빔의 인가에 의해 기판 내부에 개질된 층이 형성되고, 개질된 층은 기판을 분할하기 위한 시작 점으로 사용되는 또 다른 방법이 일본 특허 공개 제2011-171382호 공보 및 일본 특허 공개 제2013-055120호 공보에서 교시되어 있다.
분할 라인을 따라 반도체 웨이퍼와 같은 기판을 분할하는 다른 방법으로서, 단결정 기판과 같은 기판에 복수의 홀 영역을 생성하기 위해, 기판의 전면으로부터 그 이면(back side)을 향하는 방향에서 기판의 전면으로부터 일정 거리에 빔의 초점이 위치되는 상태에서, 펄스식 레이저 빔을 기판에 인가하는 것이 제안되어 있다. 각각의 홀 영역은 비정질 영역 및 기판의 전면 쪽으로 개방되는 비정질 영역 내의 공간으로 구성된다. 후속하여, 파단 공구를 사용하는 것에 의해 분할 라인의 각각을 따라 기판에 외력이 인가되고, 따라서, 기판을 칩 또는 다이로서 개개의 디바이스로 분할한다.
또한, 기판을 분할하는 여전히 다른 방법으로서, 기판 재료에 흡수되는 그러한 파장을 갖는 펄스식 레이저 빔을, 분할 라인을 따라 기판에 인가하고, 그 결과, 기판이 레이저 애블레이션(laser ablation)에 의해 절단되는 레이저 프로세싱 방법이 제안되어 있다.
상기에서 언급되는 제조 프로세스는 종종 기판 두께를 조정하기 위한 연삭(grinding) 단계를 포함한다. 연삭 단계는, 디바이스 영역이 형성되는 기판 전면에 반대되는 기판의 이면으로부터 수행된다.
특히, 전자 기기의 사이즈 감소를 달성하기 위해서는, 반도체 디바이스, 전력 디바이스, 의료 디바이스, 전기 컴포넌트, MEMS 디바이스 또는 광학 디바이스와 같은 디바이스의 사이즈가 감소되어야 한다. 그러므로, 디바이스가 형성된 기판은 상기의 연삭 단계에서 낮은 ㎛ 범위의 두께로 연삭된다.
그러나, 공지된 디바이스 제조 프로세스에서, 기판을 통한 빔의 투과를 허용하는 파장을 갖는 펄스식 레이저 빔이, 펄스식 레이저 빔의 초점이 기판 내부에 위치되는 상태에서, 분할 라인을 따라 기판의 이면에 인가될 때 문제가 발생할 수도 있다. 이 경우, 기판을 통해 투과되는 레이저 빔은, 기판의 전면 상의 디바이스 영역에 형성되는 디바이스에 적어도 부분적으로 입사할 수도 있고, 따라서 디바이스에 손상을 야기할 수도 있다.
또한, 기판이, 예를 들면, 낮은 ㎛ 범위 이내의 감소된 두께로 연삭된 이후 이러한 펄스식 레이저 빔이 기판의 전면에 인가되는 경우, 기판 내부의 개질된 층의 형성에 의해 야기되는 기판 팽창으로 인해 기판은 변형될 수도 있다. 특히, 기판은 뒤틀릴 수도 있다, 즉 상방으로 또는 하방으로 굴곡될 수도 있다. 따라서, 기판을 분할 라인을 따라 직선 방식으로 분할하는 것 및 기판의 두께 방향에서 레이저 빔의 초점의 위치를 정확하게 제어하는 것은 어렵게 되거나 또는 심지어 완전히 불가능하게 된다.
이들 문제는, 좁은 분할 라인, 예를 들면, 20 ㎛ 이하의 폭을 갖는 분할 라인을 갖는 기판의 경우에 특히 두드러진다.
또한, 레이저 빔을 기판에 인가하는 것에 의해 기판에 개질된 층 또는 홀 영역이 형성되는 공지의 디바이스 제조 프로세스에서는, 기판을 분할하는 프로세스에서 획득되는 칩 또는 다이의 다이 강도가 감소될 수도 있다. 특히, 레이저 빔의 인가는, 결과적으로 나타나는 칩 또는 다이의 측벽에 응력을 유도할 수도 있고, 따라서 다이 강도를 저하시킬 수도 있다.
상기에서 식별된 문제는, 기판으로부터 획득되는 칩 또는 다이의 무결성에 악영향을 끼치고 디바이스 품질의 현저한 감소를 초래할 수 있다.
그러므로, 고품질의 칩 또는 다이가 획득되는 것을 허용하는, 기판을 프로세싱하는 효율적이고 신뢰성 있는 방법에 대한 필요성이 남아 있다.
따라서, 본 발명의 목적은 고품질의 칩 또는 다이가 획득되는 것을 허용하는 기판을 프로세싱하는 효율적이고 신뢰성 있는 방법을 제공하는 것이다. 이 목적은 청구항 1의 기술적 피쳐를 갖는 기판 프로세싱 방법에 의해 그리고 청구항 12의 기술적 피쳐를 갖는 기판 프로세싱 방법에 의해 달성된다. 본 발명의 바람직한 실시형태는 종속항으로부터 추정된다.
본 발명은, 제1 양태에 따라, 제1 표면 및 제1 표면에 반대되는 제2 표면을 구비하는 기판을 프로세싱하는 방법을 제공한다. 기판은, 제1 표면 상에서, 복수의 분할 라인에 의해 구획되는 복수의 디바이스를 갖는 디바이스 영역을 구비한다. 기판은 제1 표면으로부터 제2 표면을 향하는 방향에서 100 ㎛ 이상의 두께를 갖는다. 방법은 제1 표면의 쪽으로부터 100 ㎛ 이상의 두께를 갖는 기판에 펄스식 레이저 빔을 인가하는 것을 포함한다. 기판은 펄스식 레이저 빔에 대해 투명한 재료로 제조된다. 펄스식 레이저 빔은, 분할 라인의 각각을 따라 기판에 복수의 개질된 영역을 형성하기 위해, 펄스식 레이저 빔의 초점이 제1 표면으로부터 제2 표면을 향하는 방향에서 제1 표면으로부터 일정 거리에 위치되는 상태에서, 분할 라인의 각각을 따르는 적어도 복수의 위치에서 기판에 인가된다. 그 방법은 기판에 개질된 영역을 형성한 이후 기판 두께를 조정하기 위해 기판의 제2 표면을 연삭하는 것을 더 포함한다.
펄스식 레이저 빔은 분할 라인의 각각을 따르는, 즉, 분할 라인의 각각의 연장 방향을 따르는 적어도 복수의 위치에서 기판에 인가된다.
기판은 펄스식 레이저 빔에 대해 투명한 재료로 제조된다. 따라서, 복수의 개질된 영역은, 기판을 통한 레이저 빔의 투과를 허용하는 파장을 갖는 펄스식 레이저 빔의 인가에 의해 기판 내에 형성된다.
예를 들면, 기판이 실리콘(Si) 기판인 경우, 펄스식 레이저 빔은 1.0 ㎛ 이상의 파장을 가질 수도 있다.
펄스식 레이저 빔은, 예를 들면, 1 ns 내지 700 ns의 범위, 특히 1 ns 내지 300 ns의 범위의 펄스 폭을 가질 수도 있다.
본 발명의 방법에서, 펄스식 레이저 빔은 분할 라인의 각각을 따르는 적어도 복수의 위치에서 기판에 인가된다. 그러므로, 개질된 영역은 분할 라인의 각각을 따르는 복수의 위치에서 형성된다.
본 발명의 프로세싱 방법에 따르면, 펄스식 레이저 빔은, 분할 라인의 각각을 따라 기판에 복수의 개질된 영역을 형성하기 위해, 분할 라인의 각각을 따르는 적어도 복수의 위치에서 제1 표면의 쪽으로부터 기판에 인가된다. 이들 개질된 영역을 형성하는 것에 의해, 개질된 영역이 형성되는 기판의 영역에서 기판의 강도는 감소된다. 따라서, 복수의 개질된 영역이 형성된 분할 라인을 따른 기판의 분할은 용이해진다. 이러한 기판 분할 프로세스에서, 기판의 디바이스 영역에 제공되는 개개의 디바이스는 칩 또는 다이로서 획득된다.
후속하여, 기판에 개질된 영역을 형성한 이후, 기판의 제2 표면은 기판 두께를 조정하기 위해 연삭된다. 예를 들면, 기판 두께는 기판을 분할하는 것에 의해 획득되는 칩 또는 다이의 최종 두께로 조정될 수도 있다.
본 발명의 프로세싱 방법에서, 펄스식 레이저 빔은 제1 표면의 쪽으로부터, 즉, 기판의 전면으로부터 기판에 인가된다. 따라서, 기판을 통한 빔의 투과로 인해 기판의 제2 표면의 쪽으로부터, 즉, 이면으로부터 레이저 빔이 인가될 때 발생할 수 있는 바와 같이, 디바이스 영역에 형성되는 디바이스에 대한 레이저 빔의 입사는 확실하게 방지될 수 있고, 따라서 레이저에 의한 디바이스에 대한 손상을 방지할 수 있다. 레이저 빔의 적어도 일부는 기판을 통해 기판의 이면까지 투과될 수도 있지만, 이러한 레이저 투과는, 디바이스가 기판의 전면 상에 배열되기 때문에, 기판으로부터 획득될 칩 또는 다이의 품질에 영향을 끼치지 않는다.
또한, 펄스식 레이저 빔은, 기판이 100 ㎛ 이상의 두께를 갖는 상태에서 기판이 연삭되기 이전, 즉 박형화되기 이전에 기판의 전면에 인가된다. 따라서, 기판 내에서의 개질된 영역의 형성에 의해 야기되는 기판 팽창으로 인한 기판의 변형이 신뢰성 있게 방지된다. 100 ㎛ 이상의 두께를 갖는 기판에 레이저 빔을 인가하는 것에 의해, 이러한 변형에 대한 기판의 충분한 안정성이 달성된다. 특히, 기판이 뒤틀리지 않는 것, 즉, 상방으로 또는 하방으로 굴곡되지 않는 것이 효율적으로 보장될 수 있다. 기판 팽창으로부터 유래하는 분할 라인의 만곡 또는 굴곡이 방지된다. 따라서, 본 발명의 방법은 기판이 분할 라인을 따라 직선 방식으로 분할되는 것 및 기판의 두께 방향에서의 레이저 빔의 초점의 위치가 정확하게 제어되는 것을 허용한다.
그러므로, 본 발명은 고품질의 칩 또는 다이가 획득되는 것을 허용하는, 기판을 프로세싱하는 효율적이고 신뢰성 있는 방법을 제공한다.
기판은 제1 표면으로부터 제2 표면을 향하는 방향에서 150 ㎛ 이상, 바람직하게는 200 ㎛ 이상, 더 바람직하게는 300 ㎛ 이상, 더욱 더 바람직하게는 400 ㎛ 이상, 여전히 더욱 더 바람직하게는 500 ㎛ 이상, 그리고 계속 더 바람직하게는 600 ㎛ 이상의 두께를 가질 수도 있다. 펄스식 레이저 빔은, 150 ㎛ 이상, 바람직하게는 200 ㎛ 이상, 더 바람직하게는 300 ㎛ 이상, 더욱 더 바람직하게는 400 ㎛ 이상, 여전히 더욱 더 바람직하게는 500 ㎛ 이상, 그리고 계속 더욱 더 바람직하게는 600 ㎛ 이상의 두께를 갖는 기판에 인가될 수도 있다.
상기에서 상세히 설명된 바와 같이, 알려진 기판 프로세싱 방법의 문제점은, 좁은 분할 라인을 갖는 기판의 경우에 특히 두드러진다. 따라서, 본 발명의 방법은 이러한 기판에 대해 특히 유리하게 사용될 수 있다. 예를 들면, 본 발명의 방법에 의해 프로세싱될 기판은, 20 ㎛ 이하, 바람직하게는 18 ㎛ 이하, 더 바람직하게는 15 ㎛ 이하, 그리고 더욱 더 바람직하게는 12 ㎛ 이하의 폭을 갖는 분할 라인을 가질 수도 있다.
본 발명의 방법에서 펄스식 레이저 빔을 기판의 전면으로부터 기판에 인가할 때, 펄스식 레이저 빔의 초점은, 제1 표면으로부터 제2 표면을 향하는 방향에서 제1 표면으로부터, 20 ㎛ 이하, 바람직하게는 15 ㎛ 이하, 더 바람직하게는 12 ㎛ 이하, 그리고 더욱 더 바람직하게는 10 ㎛ 이하의 거리를 두고 위치될 수도 있다. 이러한 방식에서, 레이저 빔에 기인하는 디바이스 영역에 형성되는 디바이스에 대한 임의의 손상이 특히 신뢰성 있게 방지될 수 있다. 특히, 초점 부근에서, 레이저 빔은 비교적 작은 빔 직경을 갖는다. 초점을 제1 표면에 그렇게 밀접하게 배열하는 것에 의해, 디바이스 사이의 분할 라인을 통과하는 빔의 직경이 작고, 그에 의해 디바이스에 대한 빔의 일부의 입사를 신뢰성 있게 방지하는 것이 보장될 수 있다. 이 접근법은 좁은 분할 라인을 갖는 기판을 프로세싱하는 데 특히 유용하다.
펄스식 레이저 빔은, 위치 중 인접한 위치가 서로 중첩하지 않는 그러한 방식의 분할 라인의 각각을 따르는 적어도 복수의 위치에서 기판에 인가될 수도 있다.
펄스식 레이저 빔은, 위치 중 인접한 위치 사이의 거리, 즉, 인접한 위치의 중심 사이의 거리가 3 ㎛ 내지 50 ㎛, 바람직하게는 5 ㎛ 내지 40 ㎛, 그리고 더 바람직하게는 8 ㎛ 내지 30 ㎛의 범위 내에 있는 그러한 방식으로 분할 라인의 각각을 따르는 적어도 복수의 위치에서 기판에 인가될 수도 있다. 복수의 개질된 영역은, 분할 라인의 각각의 연장 방향에서 인접한 개질된 영역의 중심 사이의 거리가, 3 ㎛ 내지 50 ㎛, 바람직하게는 5 ㎛ to 40 ㎛ 그리고 더 바람직하게는 8 ㎛ to 30 ㎛의 범위에 있도록, 기판에 형성될 수도 있다. 특히 바람직하게는, 분할 라인의 각각의 연장 방향에서 인접한 개질된 영역의 중심 사이의 거리는 8 ㎛ 내지 10 ㎛의 범위 내에 있다.
개질된 영역은 분할 라인의 각각의 연장 방향에서 등간격으로 이격될 수도 있다. 대안적으로, 인접한 또는 이웃하는 개질된 영역 중 일부 또는 전부가 분할 라인의 각각의 연장 방향에서 서로 상이한 거리를 가질 수도 있다.
개질된 영역의 직경은 기판의 제1 표면으로부터 제2 표면을 향하는 방향을 따라 실질적으로 일정할 수도 있다.
개질된 영역은, 1 ㎛ 내지 30 ㎛, 바람직하게는 2 ㎛ 내지 20 ㎛, 그리고 더 바람직하게는 3 ㎛ 내지 10 ㎛의 범위 내의 직경을 가질 수도 있다.
특히 바람직하게는, 개질된 영역은 2 ㎛ 내지 3 ㎛의 범위 이내의 직경을 가질 수도 있다.
복수의 개질된 영역은, 인접한 또는 이웃하는 개질된 영역이 서로 중첩하지 않도록, 기판에 형성될 수도 있다. 이러한 방식에서, 특히, 후속하는 연삭 단계에서, 기판의 효율적인 추가적 핸들링 및/또는 프로세싱을 허용하기에 충분한 정도의 강도 또는 견고성을 기판이 유지하는 것이 특히 신뢰성 있게 보장될 수 있다.
바람직하게는, 분할 라인의 각각의 폭 방향에서의 및/또는 분할 라인의 각각의 연장 방향에서의 인접한 또는 이웃하는 개질된 영역의 외측 에지 사이의 거리는 적어도 1 ㎛이다.
복수의 개질된 영역은, 인접한 또는 이웃하는 개질된 영역이 서로 적어도 부분적으로 중첩하도록, 기판에 형성될 수도 있다. 몇몇 실시형태에서, 인접한 또는 이웃하는 개질된 영역은, 기판의 두께 방향을 따르는 개질된 영역의 연장부의 일부분만을 따라 서로 중첩한다. 예를 들면, 인접한 또는 이웃하는 개질된 영역은, 기판의 제1 표면에 더 가까운 기판의 두께 방향을 따르는 개질된 영역의 연장부의 일부분만을 따라 서로 중첩할 수도 있다. 인접한 또는 이웃하는 개질된 영역은, 기판의 제2 표면에 더 가까운 기판의 두께 방향을 따르는 개질된 영역의 연장부의 일부분만을 따라 서로 중첩하지 않도록 구성될 수도 있다.
개질된 영역은 기판의 두께의 일부분만을 따라 연장하도록 형성될 수도 있다. 개질된 영역의 일부 또는 전부는, 5 % 이상 60 % 이하, 바람직하게는 10 % 이상 40 % 이하, 그리고 더 바람직하게는 15 % 이상 30 % 이하의 기판의 두께를 따라 연장하도록 형성될 수도 있다.
기판의 두께를 따른 개질된 영역의 연장의 양 및 기판의 두께를 따른 개질된 영역의 위치는, 예를 들면, 펄스식 레이저 빔의 초점을, 제1 표면으로부터 제2 표면을 향하는 방향에서 제1 표면으로부터의 적절한 거리에 위치시키는 것에 의해, 정확하게 제어될 수 있다.
펄스식 레이저 빔은, 또한 분할 라인의 각각의 폭 방향을 따르는 복수의 위치에서 제1 표면의 쪽으로부터 기판에 인가될 수도 있다.
분할 라인의 각각의 폭 내에 복수의 개질된 영역이 형성될 수도 있다.
인접한 또는 이웃하는 개질된 영역은 분할 라인의 각각의 폭 방향에서 등간격으로 이격될 수도 있다. 대안적으로, 인접한 또는 이웃하는 개질된 영역의 일부 또는 전부는, 분할 라인의 각각의 폭 방향에서 서로 상이한 거리를 가질 수도 있다. 개질된 영역은 분할 라인의 각각의 연장 방향 및/또는 폭 방향에서 실질적으로 랜덤하게 배열될 수도 있다.
분할 라인의 각각의 폭 방향에서 인접한 개질된 영역 사이의, 즉, 인접한 개질된 영역의 중심 사이의 거리는, 3 ㎛ 내지 50 ㎛, 바람직하게는 5 ㎛ 내지 40 ㎛, 그리고 더 바람직하게는 8 ㎛ 내지 30 ㎛의 범위 내에 있을 수도 있다.
펄스식 레이저 빔은, 분할 라인의 각각의 폭 내에 복수의 행의 개질된 영역을 형성하기 위해, 분할 라인의 각각의 폭 방향을 따르는 복수의 위치에서 또한 인가될 수도 있는데, 각각의 행은 분할 라인의 각각의 연장 방향을 따라 연장한다. 행은 분할 라인의 각각의 폭 방향에서 서로 인접하게 배열될 수도 있다. 행은 분할 라인의 각각의 폭 방향에서 등간격으로 이격될 수도 있거나 또는 인접한 행의 일부 또는 전부가 분할 라인의 각각의 폭 방향에서 서로 상이한 거리를 가질 수도 있다.
분할 라인의 각각의 폭 방향에서의 인접한 행의 개질된 영역 사이의, 즉, 인접한 행의 개질된 영역의 중심 사이의 거리는, 3 ㎛ 내지 50 ㎛, 바람직하게는 5 ㎛ 내지 40 ㎛ 그리고 더 바람직하게는 8 ㎛ 내지 30 ㎛의 범위 내에 있을 수도 있다. 행의 수는 2 내지 20 개, 바람직하게는 4 내지 18 개, 더 바람직하게는 5 내지 15 개, 그리고 더욱 더 바람직하게는 8 내지 12 개의 범위 내에 있을 수도 있다.
분할 라인의 각각의 폭 내에서 상기에서 상세히 설명되어 있는 바와 같이 분할 라인의 각각의 폭 방향에서 서로 인접하게 배열되는 복수의 행의 개질된 영역을 형성하는 것에 의해, 예를 들면, 파단 프로세스, 기판에 외력을 인가하는 것, 또는 기계적 커팅(cutting) 프로세스, 레이저 커팅 프로세스 또는 플라즈마 커팅 프로세스와 같은 커팅 프로세스를 사용하는 것에 의해 기판을 분할하는 프로세스는 더욱 더 용이하게 될 수 있다.
대안적으로, 특히 바람직한 실시형태에서, 단일의 행의 개질된 영역이 분할 라인의 각각의 폭 내에 형성될 수도 있다. 이 경우, 본 발명의 방법은 특히 신속하고 효율적인 방식으로 수행될 수 있다.
본 발명의 방법은, 펄스식 레이저 빔을 제1 표면의 쪽으로부터 기판에 인가하기 이전에 및/또는 이후에, 100 ㎛ 이상의 두께를 갖는 기판에 펄스식 레이저 빔을, 제2 표면의 쪽으로부터, 즉, 기판의 이면으로부터 인가하는 것을 더 포함할 수도 있다. 펄스식 레이저 빔은, 분할 라인의 각각을 따라 기판에 복수의 개질된 영역을 형성하기 위해, 펄스식 레이저 빔의 초점이 제2 표면으로부터 제1 표면을 향하는 방향에서 제2 표면으로부터 일정 거리에 위치되는 상태에서, 분할 라인의 각각을 따르는 적어도 복수의 위치에서 기판에 인가될 수도 있다.
특히, 펄스식 레이저 빔은 제1 표면의 쪽으로부터 기판에 펄스식 레이저 빔을 인가하기 이전에 제2 표면의 쪽으로부터 기판에 인가될 수도 있다.
기판의 이면으로부터 인가되는 펄스식 레이저 빔은, 기판의 전면으로부터 인가되는 것과 동일한 펄스식 레이저 빔일 수도 있거나 또는 상이한 펄스식 레이저 빔일 수도 있다.
기판의 이면으로부터 펄스식 레이저 빔을 인가하는 것에 의해 형성되는 개질된 영역은, 기판의 전면으로부터 펄스식 레이저 빔을 인가하는 것에 의해 형성되는 개질된 영역과 실질적으로 동일한 방식으로 형성될 수도 있다.
레이저 빔이 인가되는 분할 라인을 따르는 복수의 위치는 기판의 전면 및 이면으로부터 레이저 빔을 인가하기 위한 동일한 또는 상이한 위치일 수도 있다. 바람직하게는, 위치는 동일하다.
펄스식 레이저 빔은, 기판이 100 ㎛ 이상의 두께를 갖는 상태에서, 기판이 연삭되기 이전에, 즉 박형화되기 이전에 기판의 이면에 인가된다. 따라서, 기판을 통해 투과되는 레이저 광의 양이 상당히 감소되고, 그 결과, 디바이스 영역에 형성되는 디바이스에 대한 임의의 손상이 최소화될 수 있다.
상기에서 상세히 설명된 바와 같이, 기판의 전면으로부터 레이저 빔을 인가할 때 초점을 제1 표면에 밀접하게 배열하는 것에 의해, 좁은 분할 라인을 갖는 기판을 프로세싱할 때, 디바이스에 대한 빔의 일부의 입사가 특히 신뢰성 있게 방지될 수 있다. 이 경우, 제1 표면으로부터 멀리 떨어진 기판 영역 내의 개질된 영역은, 기판의 이면으로부터 펄스식 레이저 빔을 또한 인가하는 것에 의해 형성될 수 있다. 그러므로, 개질된 영역의 형성에 의해 기판이 그 두께 전체에 걸쳐 더욱 균일하게 약화될 수 있고, 따라서 기판을 분할하는 프로세스를 더욱 용이하게 할 수 있다.
본 발명의 방법은, 기판의 제2 표면을 연삭한 이후, 연삭된 제2 표면의 쪽으로부터 기판에 펄스식 레이저 빔을 인가하는 것을 더 포함할 수도 있다. 펄스식 레이저 빔은, 분할 라인의 각각을 따라 기판에 복수의 개질된 영역을 형성하기 위해, 펄스식 레이저 빔의 초점이 연삭된 제2 표면으로부터 제1 표면을 향하는 방향에서 연삭된 제2 표면으로부터 일정 거리에 위치되는 상태에서, 분할 라인의 각각을 따르는 적어도 복수의 위치에서 기판에 인가될 수도 있다.
이러한 방식에서, 기판을 분할하는 프로세스가 더욱 용이해질 수 있다.
바람직하게는, 기판의 연삭된 제2 표면의 쪽으로부터 인가되는 펄스식 레이저 빔은, 기판의 제1 표면의 쪽으로부터 인가되는 펄스식 레이저 빔보다 더 낮은 전력을 갖는다. 특히, 기판의 연삭된 제2 표면의 쪽으로부터 인가되는 펄스식 레이저 빔은, 예를 들면, 약 0.3 내지 약 3.0 W 범위 내의 전력을 가질 수도 있다. 기판의 제1 표면의 쪽으로부터 인가되는 펄스식 레이저 빔은, 예를 들면, 약 0.3 내지 약 8.0 W 범위 이내의 전력을 가질 수도 있다.
본 발명의 방법은, 기판의 제2 표면을 연삭한 이후, 연삭된 제2 표면을, 연마 및/또는 에칭, 예를 들면, 건식 에칭 및/또는 습식 에칭하는 것을 더 포함할 수도 있다.
연삭된 제2 표면을, 연마, 예컨대 건식 연마 또는 화학적 기계적 연마(chemical mechanical polishing; CMP), 및/또는 에칭, 예컨대 플라즈마 에칭, 등등을 하는 것에 의해, 기판에서 유도되는 응력이 제거될 수 있고, 그에 의해 기판을 분할한 이후 획득되는 칩 또는 다이의 다이 강도를 더욱 향상시킬 수 있다.
특히 바람직하게는, 펄스식 레이저 빔은, 연삭된 제2 표면을 연마한 이후, 연삭된 제2 표면의 쪽으로부터 기판에 인가된다. 연마 프로세스는 특히 매끄럽고 균일한 표면을 제공하고, 그 결과, 레이저 인가가, 특히 초점의 위치와 관련하여, 특별히 매우 높은 정확도로 제어될 수 있다.
본 발명의 방법은, 기판의 제2 표면을 연삭한 이후, 적어도 연삭된 제2 표면에 플라즈마를 인가하는 것을 더 포함할 수도 있다.
예를 들면, 상기에서 언급된 바와 같이, 플라즈마 에칭에 의해, 기판에서 유도되는 응력을 제거하기 위해, 기판의 연삭된 제2 표면에 플라즈마가 인가될 수도 있다.
또한, 플라즈마가 연삭된 제2 표면에 인가될 수도 있고, 그 결과, 기판이 예를 들면, 플라즈마 다이싱에 의해, 분할 라인을 따라 분할된다. 이 경우, 기판은 플라즈마 인가 단계에서 완전히 분할된다.
기판에 플라즈마를 인가하는 것에 의해 기판을 별개의 다이 또는 칩으로 분할하는 것은, 다이 또는 칩 사이에 좁은 커프(kerf) 또는 커팅 그루브(cutting groove)가 형성되는 것을 허용한다. 특히, 이러한 방법으로 획득되는 커프 또는 커팅 그루브는 종래의 블레이드 다이싱 프로세스에 의해 달성 가능한 것보다 상당히 더 좁다. 따라서, 단일 기판으로부터 획득 가능한 다이 또는 칩의 수가 상당히 증가될 수 있다.
또한, 결과적으로 나타나는 다이 또는 칩의 측벽은 플라즈마 인가 단계에서 플라즈마 에칭될 수 있다. 분할 프로세스에서 어떠한 기계적 다이싱 응력도 다이 또는 칩에 부여되지 않는다. 그러므로, 다이 또는 칩의 다이 강도는 더욱 향상된다.
또한, 특히, 작은 다이 사이즈의 경우에 대해, 플라즈마 분할 프로세스는 종래의 블레이드 또는 레이저 다이싱 접근법보다 상당히 더 빠르며, 따라서 프로세싱 방법의 효율성을 더욱 향상시킨다. 예를 들면, 플라즈마 분할 프로세스는 모든 분할 라인이 단일 패스(single pass)에서 에칭되는 것을 허용한다.
이러한 플라즈마 분할 프로세스는 본 발명의 제2 양태와 관련하여 이하에서 더 상세히 설명되는 바와 같이, 본 발명의 방법에서 특히 유익하게 적용될 수 있다. 기판을 약화시키는, 기판에서의 개질된 영역의 형성으로 인해, 플라즈마는 특히 신속하고 효율적인 방식으로 분할 라인을 따라 기판 재료를 제거할 수 있고, 그에 의해, 기판 분할 프로세스를 더욱 용이하게 할 수 있다.
특히, 비정질 영역 또는 크랙이 형성되는 영역과 같은 개질된 영역에서, 기판 재료는 개질되지 않은 영역과 비교하여 플라즈마에 의해 더욱 신속하게 제거될 수 있다. 또한, 개질된 영역은 플라즈마가 기판 안으로 진입하는 것을 허용할 수 있고, 따라서, 플라즈마 분할 프로세스를 더욱 가속시킬 수 있다.
상기에서 상세히 설명된 바와 같이, 분할 라인을 따라 기판을 복수의 칩 또는 다이로 분할하는 것은, 기판에 플라즈마를 인가하는 것을 포함할 수도 있다. 기판은, 플라즈마를 기판에 인가하는 것에 의해, 분할 라인을 따라 복수의 칩 또는 다이로 분할될 수도 있다.
플라즈마는, 플라즈마 챔버, 플라즈마 소스, 플라즈마 토치 또는 플라즈마 노즐과 같은 플라즈마 인가 수단을 사용하여 기판에 인가될 수도 있다. 플라즈마 챔버를 사용하는 것이 특히 바람직하다.
몇몇 실시형태에서, 플라즈마는 기판에 직접적으로, 즉, 마스크를 활용하지 않고, 예를 들면, 플라즈마 챔버에서, 예를 들면, 플라자마 대기(plasma atmosphere)에 의해, 또는 예를 들면, 플라즈마 토치 또는 플라즈마 노즐을 사용하여, 플라즈마 빔에 의해, 인가될 수도 있다. 플라즈마 대기에 의한 플라즈마의 인가가 특히 바람직하다.
다른 실시형태에서, 그 방법은 기판에 플라즈마를 인가하기 이전에 기판의 연삭된 제2 표면 상에 마스크를 형성하는 것을 더 포함할 수도 있다.
마스크는 분할 라인에 반대되게 놓이는 기판의 연삭된 제2 표면의 영역을 노출된 채로 남겨두도록 형성될 수도 있다. 마스크는, 기판의 전체 연삭된 제2 표면을 실질적으로 덮도록, 그러나 분할 라인에 반대되게 놓이는 연삭된 제2 표면의 영역만을 노출된 채로 남겨두도록 형성될 수도 있다.
기판의 연삭된 제2 표면 상에 마스크를 형성하는 것은, 기판의 이 표면에 레지스트 층과 같은 커버 층을 도포하는 것 및, 예를 들면, 광학 리소그래피 또는 전자 빔 리소그래피에 의해 커버 층을 패턴화하는 것을 포함할 수도 있다. 예를 들면, 커버 층은 레이저 빔을 사용하는 포토리소그래피 또는 리소그래피에 의해 패턴화될 수도 있다. 대안적으로, 커버 층은 다른 공지된 방식으로 패턴화될 수도 있다.
플라즈마는 마스크가 형성된 기판 상에 도포될 수도 있다. 예를 들면, 상부에 마스크가 형성된 기판은 플라즈마 챔버에 배치되어 플라즈마 대기에 노출될 수 있거나 또는 폭로될 수도 있다. 이 경우, 플라즈마는 마스크에 의해 덮이지 않은 기판의 영역, 예를 들면, 분할 라인에 반대되게 놓이는 기판의 연삭된 제2 표면의 영역에서만 기판 재료와 반응할 것이다. 플라즈마는 플라즈마 에칭에 의해 이들 영역에서 기판 재료를 제거할 것이고, 따라서 분할 라인을 따라 기판을 개개의 다이 또는 칩으로 분할할 것이다.
후속하여, 마스크는 분리된 다이 또는 칩으로부터 제거될 수도 있다.
본 발명의 방법에서, 펄스식 레이저 빔 또는 펄스식 레이저 빔들이 인가되는 분할 라인의 각각을 따르는 복수의 위치의 각각에서, 복수의 개질된 영역이 형성될 수도 있는데, 복수의 개질된 영역은 제1 표면으로부터 제2 표면을 향하는 방향을 따라, 즉, 기판의 두께 방향을 따라 서로의 옆에 배열된다.
예를 들면, 복수의 개질된 영역은, 두 개 이상, 세 개 이상, 네 개 이상, 다섯 개 이상, 또는 여섯 개 이상의 개질된 영역일 수도 있다.
이러한 방식으로 복수의 개질된 영역을 서로의 옆에 배열하는 것에 의해, 개질된 영역의 복수 층이 형성될 수 있는데, 복수의 층은 기판의 두께 방향을 따라 적층된다. 개질된 영역의 층의 이러한 적층은, 기판의 두께의 30 % 이상, 40 % 이상, 50 % 이상, 60 % 이상, 70 % 이상, 80 % 이상 또는 90 % 이상을 넘어 확장할 수 있다.
복수의 개질된 영역이 형성되는 분할 라인의 각각을 따르는 복수의 위치의 각각에서, 제2 표면으로부터 제1 표면을 향하는 방향에서의 최상위 개질된 영역과 제1 표면 사이의 거리는, 5 ㎛ 내지 100 ㎛, 바람직하게는 10 ㎛ 내지 50 ㎛의 범위 내에 있을 수도 있고, 및/또는 제2 표면으로부터 제1 표면을 향하는 방향에서의 최하위 개질된 영역과 제2 표면 사이의 거리는 5 ㎛ 내지 100 ㎛, 바람직하게는 10 ㎛ 내지 50 ㎛의 범위 내에 있을 수도 있다.
기판의 제1 표면 및/또는 제2 표면에 이러한 거리를 제공하는 것에 의해, 결과적으로 나타나는 칩 또는 다이의 강도는 더욱 향상될 수 있다.
본 발명의 방법은, 펄스식 레이저 빔을 제1 표면의 쪽으로부터 기판에 인가하기 이전에 및/또는 이후에, 내플라즈마 코팅(plasma resistant coating)을 제1 표면에 도포하는 것을 더 포함할 수도 있다. 예를 들면, 내플라즈마 코팅은 수용성 코팅 또는 상이한 타입의 코팅일 수도 있다.
내플라즈마 코팅은, 플라즈마 인가에 의한 후속하는 응력 제거 및/또는 분할 단계에서 디바이스 영역에 형성되는 디바이스에 신뢰성 있는 보호를 제공한다.
펄스식 레이저 빔을 제1 표면의 쪽으로부터 기판에 인가하기 이전에 내플라즈마 코팅이 제1 표면에 도포되는 경우, 펄스식 레이저 빔에 대해 투명한 내플라즈마 코팅을 사용하는 것이 바람직하다.
본 발명의 방법은, 기판의 제2 표면을 연삭한 이후, 분할 라인을 따라 기판을 분할하는 것을 더 포함할 수도 있다. 상기에서 상세히 설명된 바와 같이, 기판을 분할하는 프로세스는, 다양한 방식으로, 예를 들면, 파단 프로세스를 채택하는 것, 예를 들면, 팽창 테이프를 사용하여 기판에 외력을 인가하는 것, 또는 기계적 커팅 또는 다이싱 프로세스, 레이저 커팅 또는 다이싱 프로세스 또는 플라즈마 커팅 또는 다이싱 프로세스와 같은 커팅 또는 다이싱 프로세스를 채택하는 것에 의해 수행될 수도 있다. 게다가, 이들 프로세스의 둘 이상의 조합이 또한 활용될 수도 있다.
또한, 기판은, 하기에서 더 상세히 설명되는 바와 같이, 연삭 프로세스에서 분할될 수도 있다.
그 방법은, 적어도, 분할된 기판의 제1 표면에 플라즈마를 인가하는 것을 더 포함할 수도 있다. 이러한 방식에서, 기판에서 유도되는 응력이 제거될 수 있고, 그에 의해, 기판을 분할한 이후에 획득되는 칩 또는 다이의 강도를 더욱 향상시킬 수 있다. 플라즈마의 인가에 앞서 제1 표면에 내플라즈마 코팅을 도포하는 것에 의해, 칩 또는 다이의 디바이스가 플라즈마에 의해 손상되는 것으로부터 보호되는 것이 신뢰성 있게 보장될 수 있다.
후속하여, 플라즈마의 인가 이후에, 내플라즈마 코팅은 칩 또는 다이로부터 제거될 수도 있다.
본 발명의 방법에서 형성되는 개질된 영역은 펄스식 레이저 빔의 인가에 의해 개질된 기판의 영역이다. 예를 들면, 개질된 영역은, 기판 재료의 구조가 펄스식 레이저 빔의 인가에 의해 개질된 기판의 영역일 수도 있다.
개질된 영역은 비정질 영역 또는 크랙이 형성되는 영역을 포함할 수도 있거나, 또는 비정질 영역 또는 크랙이 형성되는 영역일 수도 있다. 특히 바람직한 실시형태에서, 개질된 영역은 비정질 영역을 포함하거나 또는 비정질 영역이다.
각각의 개질된 영역은 기판 재료 내부에 공간, 예를 들면, 캐비티를 포함할 수도 있는데, 공간은 비정질 영역 또는 크랙이 형성되는 영역에 의해 둘러싸인다.
각각의 개질된 영역은 기판 재료 내부의 공간, 예를 들면, 캐비티, 및 공간을 둘러싸는, 크랙이 형성되는 영역 또는 비정질 영역으로 구성될 수도 있다.
개질된 영역이, 크랙이 형성되는, 즉 크랙이 형성된 영역을 포함하거나 또는 그 영역인 경우, 크랙은 미세 크랙일 수도 있다. 크랙은 ㎛ 범위의 치수, 예를 들면, 길이 및/또는 폭을 가질 수도 있다. 예를 들면, 크랙은 5 ㎛ 내지 100 ㎛의 범위 이내의 폭 및/또는 100 ㎛ 내지 1000 ㎛의 범위 이내의 길이를 가질 수도 있다.
기판은 단결정 기판 또는 유리 기판 또는 화합물 기판 또는 다결정질 기판(polycrystalline substrate)일 수도 있다.
기판은 단결정 기판 또는 화합물 기판 또는 다결정질 기판일 수 있고, 개질된 영역은 비정질 영역을 포함할 수도 있거나 비정질 영역일 수도 있다. 기판은 유리 기판일 수도 있고, 개질된 영역은, 크랙, 특히 미세 크랙이 형성되는 영역을 포함할 수도 있거나 또는 그 영역일 수도 있다.
기판은, 예를 들면, 반도체 기판, 유리 기판, 사파이어(Al2O3) 기판, 세라믹 기판, 예컨대 알루미나 세라믹 기판, 석영 기판, 지르코니아 기판, PZT(lead zirconate titanate; 티탄산 지르콘산 연) 기판, 폴리 카보네이트 기판, 광학 결정 재료 기판 또는 등등일 수도 있다. 특히 바람직하게는, 기판은 반도체 웨이퍼와 같은 반도체 기판이다.
특히, 기판은, 예를 들면, 실리콘(Si) 기판, 비화 갈륨(GaAs) 기판, 질화 갈륨(GaN) 기판, 인화 갈륨(GaP) 기판, 비화 인듐(InAs) 기판, 인화 인듐(InP) 기판, 탄화 실리콘(SiC) 기판, 질화 실리콘(SiN) 기판, 탄탈산 리튬(LT) 기판, 니오브산 리튬(LN) 기판, 사파이어(Al2O3) 기판, 질화 알루미늄(AlN) 기판, 산화 실리콘(SiO2) 기판 또는 등등일 수도 있다.
기판은 단일의 재료로 또는 상이한 재료의 조합으로, 예를 들면, 상기에서 식별된 재료 중 둘 이상의 조합으로 제조될 수도 있다.
펄스식 레이저 빔은 집속 렌즈(focusing lens)를 사용하여 집속될 수도 있다. 집속 렌즈의 개구수(numerical aperture; NA)는, 집속 렌즈의 개구수를 기판의 굴절률(n)로 제산하는 것에 의해 획득되는 값이 0.2 내지 0.85의 범위 내에 있도록 설정될 수도 있다. 이러한 방식에서, 개질된 영역은 특히 신뢰성 있고 효율적인 방식으로 형성될 수 있다.
본 발명은 또한, 제2 양태에 따라, 제1 표면 및 제1 표면에 반대되는 제2 표면을 구비하는 기판을 프로세싱하는 방법을 제공한다. 기판은, 제1 표면 상에서, 복수의 분할 라인에 의해 구획되는 복수의 디바이스를 갖는 디바이스 영역을 구비한다. 방법은 제1 표면의 쪽으로부터 또는 제2 표면의 쪽으로부터 기판에 펄스식 레이저 빔을 인가하는 것을 포함한다. 펄스식 레이저 빔은, 분할 라인의 각각을 따라 기판에 복수의 개질된 영역 및/또는 복수의 홀 영역을 형성하도록, 분할 라인의 각각을 따르는 적어도 복수의 위치에서 기판에 인가된다. 그 방법은, 기판에 개질된 영역 및/또는 홀 영역을 형성한 이후, 복수의 개질된 영역 및/또는 복수의 홀 영역이 형성되어 있는 분할 라인을 따라 연장하는 복수의 그루브 또는 커프를 기판에 형성하기 위해 기판에 플라즈마를 인가하는 것을 더 포함한다.
기판은 상기에서 상세히 설명되는 조성, 속성, 특성 및 피쳐를 구비할 수도 있다.
예를 들면, 기판은 단결정 기판 또는 유리 기판 또는 화합물 기판 또는 다결정질 기판일 수도 있다. 특히 바람직하게는, 기판은 반도체 웨이퍼와 같은 반도체 기판이다.
제2 양태의 방법에 의해 프로세싱되는 기판의 두께는 제1 양태의 방법에 의해 프로세싱되는 기판의 두께와 동일할 수도 있지만, 그러나 특별히 제한되지는 않는다. 제2 양태의 방법은 임의의 두께를 갖는 기판에 적용될 수도 있다.
또한, 기판 재료는 펄스식 레이저 빔에 대해 투명한 재료로 제한되지는 않는다.
제2 양태의 방법에서, 개질된 영역은 제1 양태의 방법과 실질적으로 동일한 방식으로 또는 상이한 방식으로 형성될 수도 있다. 개질된 영역은 상기에서 상세히 설명되는 조성, 배열, 속성, 특성 및 피쳐를 구비할 수도 있다.
제2 양태의 방법에서, 플라즈마는, 제1 양태의 방법에 대한 것과 실질적으로 동일한 방식으로, 즉 동일한 또는 유사한 수단을 사용하여 또는 상이한 방식으로 기판에 인가될 수도 있다.
특히 바람직하게는, 플라즈마는 예를 들면, 플라즈마 챔버 내에서 기판을 플라즈마 대기에 노출 또는 폭로시키는 것에 의해 기판에 인가된다. 이 방법은, 플라스마 토치 또는 플라즈마 노즐과 같은 어떠한 복잡한 도구도 필요하지 않고 어떠한 전위도 기판에 인가될 필요가 없기 때문에, 특히 간단하고 효율적인 접근법을 구성한다.
플라즈마는, 분할 라인을 따라 연장하는 복수의 그루브를 기판에 형성하기 위해 기판에 인가된다, 즉, 그 결과, 각각의 그루브는, 각각의 그루브가 형성된 분할 라인의 연장 방향을 따라 연장한다.
기판을 약화시키는, 펄스식 레이저 빔의 인가에 의한 기판에서의 개질된 영역 및/또는 홀 영역의 형성으로 인해, 플라즈마는 특히 신속하고 효율적인 방식으로 분할 라인을 따라 기판(24) 재료를 제거할 수 있고, 그에 의해, 복수의 그루브를 효율적이고 신뢰성 있게 형성할 수 있다.
특히, 개질된 영역 및/또는 홀 영역에서, 기판 재료는, 특히, 개질된 영역 및/또는 홀 영역이, 예를 들면, 크랙이 형성되는 비정질 영역 또는 영역들을 포함하는 경우, 개질되지 않은 영역 및 어떠한 홀 영역도 형성되지 않은 기판의 영역과 비교하여, 플라즈마에 의해 더욱 신속하게 제거될 수 있다. 또한, 개질된 영역 및/또는 홀 영역은 플라즈마가 기판 안으로 들어가는 것을 허용할 수 있고, 따라서, 그루브의 형성을 더욱 가속시킬 수 있다.
또한, 플라즈마를 기판에 인가하는 것에 의해, 개질된 영역 및/또는 홀 영역의 형성에 의해 손상되는 기판의 영역은, 그루브를 형성할 때, 적어도 부분적으로 제거되고, 따라서 기판을 분할하는 것으로부터 유래하는 칩 또는 다이의 품질을 향상시킨다. 또한, 펄스식 레이저 빔의 인가에 의해 기판에서 유도되는 응력은, 플라즈마를 기판에 인가하는 것에 의해 제거될 수 있고, 그에 의해, 기판을 분할한 이후 획득되는 칩 또는 다이의 다이 강도를 추가로 향상시킬 수 있다.
그러므로, 본 발명은 제2 양태는, 고품질의 칩 또는 다이가 획득되는 것을 허용하는, 기판을 프로세싱하는 효율적이고 신뢰성 있는 방법을 제공한다.
그루브는 기판의 전체 두께를 따라 연장하도록 기판에서 형성될 수도 있다. 이 경우, 기판은 플라즈마 인가 프로세스에 의해 분할 라인을 따라 칩 또는 다이로 분할된다.
대안적으로, 그루브는 기판의 두께의 일부분만을 따라 연장하도록 기판 내에서 형성될 수도 있다. 예를 들면, 그루브는, 기판의 두께의 20 % 이상, 30 % 이상, 40 % 이상, 50 % 이상, 60 % 이상, 70 % 이상, 80 % 이상, 또는 90 % 이상을 따라 연장하도록 형성될 수도 있다.
이 경우, 기판을 분할하는, 즉 완전히 분할하는 프로세스는, 예를 들면, 파단 프로세스를 채택하는 것, 예를 들면, 팽창 테이프를 사용하여 기판에 외력을 인가하는 것, 또는, 기계적 커팅 또는 다이싱 프로세스 또는 레이저 커팅 또는 다이싱 프로세스와 같은 커팅 또는 다이싱 프로세스를 채택하는 것에 의해 수행될 수도 있다. 게다가, 이들 프로세스의 둘 이상의 조합이 또한 활용될 수도 있다.
또한, 기판은 기판의 제2 표면을 연삭하는 것에 의해 분할될 수도 있다.
그루브는, 그루브의 폭 방향에서, 즉 그루브의 연장 방향에 수직인 방향에서, 분할 라인의 폭의 90 % 이하, 80 % 이하, 70 % 이하, 60 % 이하, 50 % 이하, 40 % 이하, 30 % 이하, 20 % 이하, 또는 10 % 이하를 따라 연장하도록 기판에서 형성될 수도 있다.
개질된 영역은 본 발명의 제1 양태에 대해 상기에서 상세히 설명되는 조성, 배열, 속성, 특성 및 피쳐를 구비할 수도 있다.
복수의 홀 영역은, 분할 라인 각각의 연장 방향에서 인접한 홀 영역의 중심 사이의 거리가 3 ㎛ 내지 50 ㎛, 바람직하게는 5 ㎛ 내지 40 ㎛ 그리고 더 바람직하게는 8 ㎛ 내지 30 ㎛의 범위 내에 있도록, 기판에서 형성될 수도 있다. 특히, 적어도 하나의 분할 라인의 연장 방향에서의 인접한 홀 영역의 중심 사이의 거리는 8 ㎛ 내지 10 ㎛ 의 범위 내에 있을 수도 있다.
홀 영역은 분할 라인의 각각의 연장 방향에서 등간격으로 이격될 수도 있다. 대안적으로, 인접한 또는 이웃하는 홀 영역의 일부 또는 전부는, 분할 라인의 각각의 연장 방향에서 서로 상이한 거리를 가질 수도 있다.
홀 영역의 직경은 기판의 두께 방향을 따라 실질적으로 일정할 수도 있다.
홀 영역은 1 ㎛ 내지 30 ㎛, 바람직하게는 2 ㎛ 내지 20 ㎛, 그리고 더 바람직하게는 3 ㎛ 내지 10 ㎛의 범위 내의 직경을 가질 수도 있다.
특히 바람직하게는, 홀 영역은 2 ㎛ 내지 3 ㎛의 범위 내의 직경을 가질 수도 있다.
복수의 홀 영역은, 인접한 또는 이웃하는 홀 영역이 서로 중첩하지 않도록 기판에서 형성될 수도 있다. 이러한 방식에서, 예를 들면, 후속하는 연삭 및/또는 분할 단계에서, 기판의 효율적인 추가적 핸들링 및/또는 프로세싱을 허용하기 위한 충분한 정도의 강도 또는 견고성을 기판이 유지하는 것이 특히 신뢰성 있게 보장될 수 있다.
분할 라인의 각각의 폭 방향에서의 및/또는 분할 라인의 각각의 연장 방향에서의 인접한 또는 이웃하는 홀 영역의 외측 에지 사이의 거리는 적어도 1 ㎛일 수도 있다.
복수의 홀 영역은, 인접한 또는 이웃하는 홀 영역이 적어도 부분적으로 서로 중첩하지 않도록 기판에서 형성될 수도 있다. 이러한 방식에서,플라즈마 인가에 의해 기판에서 그루브를 형성하는 프로세스는 더욱 더 효율적으로 될 수 있다.
몇몇 실시형태에서, 인접한 또는 이웃하는 홀 영역은, 기판의 두께를 따르는 홀 영역의 연장부의 일부분만을 따라 서로 중첩한다. 예를 들면, 인접한 또는 이웃하는 홀 영역은, 홀 영역이 개방되어 있는 기판의 표면에 더 가까운 기판의 두께 방향을 따르는 홀 영역의 연장부의 일부분만을 따라 서로 중첩할 수도 있다. 인접한 또는 이웃하는 홀 영역은, 홀 영역이 개방되어 있는 기판의 표면에 반대되는 기판의 표면에 더 가까운 기판의 두께 방향을 따르는 홀 영역의 연장부의 일부분만을 따라 서로 중첩하지 않도록 구성될 수도 있다.
홀 영역의 일부 또는 전부는 실질적으로 실린더 형상 또는 점점 가늘어지는 형상(tapered shape)을 가질 수도 있다.
홀 영역의 일부 또는 전부는, 실질적으로, 기판의 두께 방향을 따라 배열되는 종방향의 실린더 축을 갖는 실린더의 형상을 가질 수도 있다. 이 경우, 홀 영역의 직경은 기판의 두께 방향을 따라 실질적으로 일정할 수도 있다.
홀 영역의 일부 또는 전부는 점점 가늘어지는 형상을 가질 수도 있는데, 홀 영역은 기판의 두께를 따르는 그들의 연장부를 따라 점점 가늘어진다. 홀 영역은, 기판의 제1 표면으로부터 제2 표면을 향하는 또는 기판의 제2 표면으로부터 제1 표면을 향하는 방향을 따라 점점 가늘어질 수도 있다. 이 경우, 홀 영역의 직경은, 기판의 제1 표면으로부터 제2 표면을 향하는 방향에서 또는 기판의 제2 표면으로부터 제1 표면을 향하는 방향에서 감소한다.
펄스식 레이저 빔은, 분할 라인의 각각의 폭 방향을 따르는 복수의 위치에서 또한 기판에 인가될 수도 있다.
분할 라인의 각각의 폭 내에 복수의 홀 영역이 형성될 수도 있다.
인접한 또는 이웃하는 홀 영역은 분할 라인의 각각의 폭 방향에서 등간격으로 이격될 수도 있다. 대안적으로, 인접한 또는 이웃하는 홀 영역의 일부 또는 전부는, 분할 라인의 각각의 폭 방향에서 서로 상이한 거리를 가질 수도 있다. 홀 영역은 분할 라인의 각각의 연장 방향 및/또는 폭 방향에서 실질적으로 랜덤하게 배열될 수도 있다.
분할 라인의 각각의 폭 방향에서 인접한 홀 영역 사이의, 즉, 인접한 홀 영역의 중심 사이의 거리는, 3 ㎛ 내지 50 ㎛, 바람직하게는 5 ㎛ 내지 40 ㎛, 그리고 더 바람직하게는 8 ㎛ 내지 30 ㎛의 범위 내에 있을 수도 있다.
펄스식 레이저 빔은, 분할 라인의 각각의 폭 내에 복수의 행의 홀 영역을 형성하기 위해, 분할 라인의 각각의 폭 방향을 따르는 복수의 위치에서 또한 인가될 수도 있는데, 각각의 행은 분할 라인의 각각의 연장 방향을 따라 연장한다. 행은 분할 라인의 각각의 폭 방향에서 서로 인접하게 배열될 수도 있다. 행은 분할 라인의 각각의 폭 방향에서 등간격으로 이격될 수도 있거나 또는 인접한 행의 일부 또는 전부가 분할 라인의 각각의 폭 방향에서 서로 상이한 거리를 가질 수도 있다.
분할 라인의 각각의 폭 방향에서의 인접한 행의 홀 영역 사이의, 즉, 인접한 행의 홀 영역의 중심 사이의 거리는, 3 ㎛ 내지 50 ㎛, 바람직하게는 5 ㎛ 내지 40 ㎛ 그리고 더 바람직하게는 8 ㎛ 내지 30 ㎛의 범위 내에 있을 수도 있다. 행의 수는 2 내지 20 개, 바람직하게는 4 내지 18 개, 더 바람직하게는 5 내지 15 개, 그리고 더욱 더 바람직하게는 8 내지 12 개의 범위 내에 있을 수도 있다.
상기에서 상세히 설명되어 있는 바와 같이 분할 라인의 각각의 폭 내에 분할 라인의 각각의 폭 방향에서 서로 인접하게 배열되는 복수의 행의 홀 영역을 형성하는 것에 의해, 플라즈마 인가에 의해 기판에 그루브를 형성하는 프로세스는 더욱 용이하게 될 수 있다.
대안적으로, 특히 바람직한 실시형태에서, 단일의 행의 홀 영역이 분할 라인의 각각의 폭 내에 형성될 수도 있다. 이 경우, 본 발명의 방법은 특히 신속하고 효율적인 방식으로 수행될 수 있다.
펄스식 레이저 빔은 제1 표면의 쪽으로부터 기판에 인가될 수도 있다. 펄스식 레이저 빔은, 펄스식 레이저 빔의 초점이 제1 표면 상에 위치되거나 또는 펄스식 레이저 빔의 초점이 제1 표면으로부터 제2 표면을 향하는 방향에서 제1 표면으로부터 일정 거리에, 즉 기판의 벌크 내부에 위치되거나, 또는 펄스식 레이저 빔의 초점이 제1 표면으로부터 제2 표면을 향하는 방향에 반대되는 방향에서 제1 표면으로부터 일정 거리에 위치되는 상태에서, 기판에 인가될 수도 있다. 이 후자의 경우에, 펄스식 레이저 빔은, 펄스식 레이저 빔의 초점이 제1 표면으로부터 제2 표면에서 멀어지는 방향에서 제1 표면으로부터 일정 거리에 위치되는 상태에서 기판에 인가된다. 따라서, 펄스식 레이저 빔의 초점은 기판의 벌크 외부에 위치된다.
펄스식 레이저 빔은 제2 표면의 쪽으로부터 기판에 인가될 수도 있다. 펄스식 레이저 빔은, 펄스식 레이저 빔의 초점이 제2 표면 상에 위치되거나 또는 펄스식 레이저 빔의 초점이 제2 표면으로부터 제1 표면을 향하는 방향에서 제2 표면으로부터 일정 거리에, 즉 기판의 벌크 내부에 위치되거나, 또는 펄스식 레이저 빔의 초점이 제2 표면으로부터 제1 표면을 향하는 방향에 반대되는 방향에서 제2 표면으로부터 일정 거리에 위치되는 상태에서, 기판에 인가될 수도 있다. 이 후자의 경우에, 펄스식 레이저 빔은, 펄스식 레이저 빔의 초점이 제2 표면으로부터 제1 표면에서 멀어지는 방향에서 제2 표면으로부터 일정 거리에 위치되는 상태에서 기판에 인가된다. 따라서, 펄스식 레이저 빔의 초점은 기판의 벌크 외부에 위치된다.
레이저 빔의 인가에 의해 분할 라인의 각각을 따라 기판에 복수의 개질된 영역을 형성하기 위해서는, 레이저 빔의 초점이 기판의 벌크 내부에 위치되도록 레이저 빔을 배열하는 것이 바람직하다. 이 경우, 기판은 펄스식 레이저 빔에 대해 투명한 재료로 제조된다. 따라서, 복수의 개질된 영역은, 기판을 통한 레이저 빔의 투과를 허용하는 파장을 갖는 펄스식 레이저 빔의 인가에 의해 기판 내에 형성된다.
레이저 빔의 인가에 의해 분할 라인을 따라 기판에 복수의 홀 영역을 형성하기 위해, 레이저 빔은, 레이저 빔의 초점이 제1 표면 상에, 제2 표면 상에, 기판의 벌크 내부에 또는 기판의 벌크 외부에 위치되도록 배열될 수도 있다.
기판은 펄스식 레이저 빔에 대해 투명한 재료로 제조될 수도 있다. 이 경우, 복수의 홀 영역은, 기판을 통한 레이저 빔의 투과를 허용하는 파장을 갖는 펄스식 레이저 빔의 인가에 의해 기판 내에 형성된다.
기판은, 펄스식 레이저 빔에 대해 투명하지 않은, 즉 불투명한 재료로 제조될 수도 있다. 복수의 홀 영역은, 기판 재료에 의해 흡수되는 그러한 파장을 갖는 펄스식 레이저 빔의 인가에 의해 기판 내에 형성될 수도 있다. 이 경우에, 홀 영역은 레이저 애블레이션에 의해 형성된다. 이 접근법은, 탄화 실리콘(SiC) 기판, 예컨대 SiC 웨이퍼를 프로세싱하는 데 특히 효율적이다.
본 발명의 방법에서, 펄스식 레이저 빔 및 플라즈마는, 기판의 동일한 쪽으로부터 또는 기판의 양쪽(opposite sides)으로부터 기판에 인가될 수도 있다. 예를 들면, 펄스식 레이저 빔 및 플라즈마는 제1 표면의 쪽으로부터 또는 제2 표면의 쪽으로부터 인가될 수도 있다. 대안적으로, 펄스식 레이저 빔은 제1 표면의 쪽으로부터 인가될 수도 있고 플라즈마는 제2 표면의 쪽으로부터 인가될 수 있거나 또는 그 반대일 수도 있다.
제1 양태의 방법에 대해 상기에서 상세히 설명된 바와 같이, 개질된 영역은 비정질 영역 또는 크랙이 형성되는 영역을 포함할 수도 있거나, 또는 개질된 영역은 비정질 영역 또는 크랙이 형성되는 영역일 수도 있다.
홀 영역의 각각은, 개질된 영역 및 펄스식 레이저 빔이 인가되는 기판의 표면의 쪽으로 개방되는, 개질된 영역 내의 공간으로 구성될 수도 있다.
각각의 홀 영역의 개질된 영역은, 펄스식 레이저 빔의 인가에 의해 개질된 기판의 영역이다. 예를 들면, 개질된 영역은 기판 재료의 구조가 펄스식 레이저 빔의 인가에 의해 개질된 기판의 영역일 수도 있다.
개질된 영역은 비정질 영역 또는 크랙이 형성되는 영역을 포함할 수도 있거나 또는 비정질 영역 또는 크랙이 형성되는 영역일 수도 있다. 특히 바람직한 실시형태에서, 개질된 영역은 비정질 영역을 포함하거나 또는 비정질 영역이다.
개질된 영역이, 크랙이 형성되는, 즉 크랙이 형성된 영역이면, 크랙은 미세 크랙일 수도 있다. 크랙은 ㎛ 범위의 치수, 예를 들면, 길이 및/또는 폭을 가질 수도 있다. 예를 들면, 크랙은 5 ㎛ 내지 100 ㎛의 범위 이내의 폭 및/또는 100 ㎛ 내지 1000 ㎛의 범위 이내의 길이를 가질 수도 있다.
펄스식 레이저 빔이 인가되는 분할 라인의 각각을 따르는 복수의 위치의 각각에서, 복수의 개질된 영역이 형성될 수도 있는데, 복수의 개질된 영역은 기판의 두께 방향을 따라 서로의 옆에 배열된다.
예를 들면, 복수의 개질된 영역은, 두 개 이상, 세 개 이상, 네 개 이상, 다섯 개 이상, 또는 여섯 개 이상의 개질된 영역일 수도 있다.
이러한 방식으로 복수의 개질된 영역을 서로의 옆에 배열하는 것에 의해, 개질된 영역의 복수 층이 형성될 수 있는데, 복수의 층은 기판의 두께 방향을 따라 적층된다. 개질된 영역의 층의 이러한 적층은, 기판의 두께의 30 % 이상, 40 % 이상, 50 % 이상, 60 % 이상, 70 % 이상, 80 % 이상 또는 90 % 이상을 넘어 확장할 수 있다.
이러한 방식에서, 기판에 플라즈마를 인가하는 것에 의해 기판에 그루브를 형성하는 프로세스는 더욱 용이하게 될 수 있다.
본 발명의 방법에서, 분할 라인의 각각을 따라 기판에 복수의 개질된 영역 및/또는 복수의 홀 영역을 형성하는 것에 의해, 분할 라인의 각각을 따라 기판에서 복수의 개구가 형성될 수도 있는데, 각각의 개구는 펄스식 레이저 빔이 인가되는 기판의 표면의 쪽으로 개방되어 있거나 또는 펄스식 레이저 빔이 인가되는 기판의 표면의 쪽에 반대되는 기판의 표면의 쪽으로 개방되어 있다.
예를 들면, 홀 영역이 기판에 형성될 수도 있는데, 홀 영역은 펄스식 레이저 빔이 인가되는 기판 표면의 쪽으로 개방되는, 기판 내의 공간을 포함한다. 이 경우, 개구는 이들 공간에 의해 제공된다.
또한, 분할 라인의 각각을 따르는 기판에서의 복수의 개질된 영역의 형성은, 분할 라인의 각각을 따르는 기판에서의 복수의 개구의 생성을 야기할 수도 있다. 특히, 기판에 개질된 영역을 형성하는 것은, 개질된 영역 근방의 기판에 응력 또는 변형을 유도할 수도 있고, 개질된 영역으로부터, 특히 기판의 제1 및 제2 표면 중 하나 또는 둘 모두를 향해 연장하는 크랙의 형성을 초래할 수도 있다. 이들 크랙은 개질된 영역의 일부를 형성하는 것이 아니라, 오히려 개질된 영역으로부터 유래한다. 특히, 크랙은 펄스식 레이저 빔의 인가에 의해 유도되는 기판 재료의 구조적 변형에 의해 직접적으로 생성되지 않는다.
이러한 방식에서 형성되는 크랙은 기판의 제1 및 제2 표면 중 하나 또는 둘 모두에 도달할 수도 있고, 따라서 각각의 기판 표면 또는 표면들에 개구 또는 개구들을 제공할 수도 있다.
또한, 개질된 영역은, 분할 라인의 연장 방향을 따라 적어도 실질적으로 연장하는 크랙도 또한 개질된 영역으로부터 유래하도록, 형성될 수도 있다. 이 경우, 개질된 영역은, 개질된 영역이 각각의 분할 라인의 연장 방향에서 서로로부터 일정 거리에 배열되지만 그러나 개질된 영역으로부터 연장하는 크랙을 통해 서로 연결되도록, 분할 라인의 각각을 따라 제공될 수도 있다.
상기에서 상세히 설명된 바와 같이, 펄스식 레이저 빔이 인가되는 분할 라인의 각각을 따르는 복수의 위치의 각각에서, 복수의 개질된 영역이 형성될 수도 있는데, 복수의 개질된 영역은 기판의 두께 방향을 따라 서로의 옆에 배열된다. 이들 위치의 각각에서, 개질된 영역은, 개질된 영역이 기판의 두께 방향에서 서로 일정 거리에 배열되지만 그러나 개질된 영역으로부터 연장하는 크랙을 통해 서로 연결되도록, 제공될 수도 있다.
개질된 영역으로부터 유래하는 크랙은, 기판의 두께 방향에서, 펄스식 레이저 빔이 인가되는 기판의 표면의 쪽으로, 또는, 펄스식 레이저 빔이 인가되는 기판의 표면의 쪽에 반대되는 기판의 표면의 쪽으로 또는 이들 양쪽으로 연장할 수도 있고, 따라서, 기판의 각각의 쪽으로 개방되는 개구를 형성할 수도 있다.
크랙 형성 및 전파는, 예를 들면, 레이저 빔의 초점, 레이저 빔의 파장, 레이저 빔의 전력 및/또는 레이저 빔의 펄스 길이의 배열을 적절하게 제어하는 것에 의해, 제어될 수도 있다. 예를 들면, 기판의 제1 표면에 도달하는 크랙을 제공하기 위해, 초점, 및, 따라서, 또한 크랙이 연장하는 개질된 영역을 제1 표면에 근접하게 배열하는 것이 바람직하다.
플라즈마는, 분할 라인의 각각을 따라 기판에 형성되는 개구가 개방되는 기판의 표면의 쪽에 인가될 수도 있다.
이러한 방식에서, 플라즈마가 개구를 통해 기판 안으로 진입할 수 있다는 것이 신뢰성 있게 그리고 효율적으로 보장될 수 있고, 따라서, 기판에서의 플라즈마 그루브의 형성을 더욱 가속화할 수 있다.
인접한 또는 이웃하는 개질된 영역은, 기판의 두께 방향에서 및/또는 분할 라인의 연장 방향에서, 개질된 영역으로부터 연장하는 크랙을 통해 서로 연결되는 것이 특히 바람직하다. 이러한 방식에서, 플라즈마 인가에 의해 기판에 그루브를 형성하는 프로세스는 더욱 더 효율적으로 될 수 있다. 특히, 인접한 또는 이웃하는 개질된 영역이 기판의 두께 방향에서 개질된 영역으로부터 연장하는 크랙을 통해 서로 연결되면, 플라즈마는 기판 안으로 깊게 들어갈 수 있다는 것이 확실하게 보장될 수 있다.
그러나, 개질된 영역으로부터 유래하는 크랙이 플라즈마가 인가되는 기판의 표면까지 완전히 연장할 필요는 없다. 예를 들면, 플라즈마는 크랙을 덮는 기판 재료의 표면층을 제거할 수도 있고, 그에 의해, 크랙을 기판의 외부로 크랙을 노출시킬 수도 있고, 후속하여 노출된 크랙을 통해 기판 안으로 들어갈 수도 있다.
본 발명의 방법은, 기판에 개질된 영역 및/또는 홀 영역을 형성하기 이전 및/또는 이후에, 기판 두께를 조정하기 위해, 기판의 제2 표면을 연삭하는 것을 더 포함할 수도 있다.
기판의 제2 표면을 연삭하는 단계는, 기판에 개질된 영역 및/또는 홀 영역을 형성한 이후 그리고 플라즈마를 기판에 인가하기 이전에 및/또는 이후에 수행될 수도 있다.
특히 바람직하게는, 기판의 제2 표면은 기판에 개질된 영역을 형성한 이후에 그리고 기판에 플라즈마를 인가하기 이전에 연삭된다. 이러한 방식에서, 특히 기판의 두께 방향에서, 개질된 영역으로부터 연장하는 크랙 전파는 촉진될 수 있다. 구체적으로, 연삭 프로세스에서 기판에 가해지는 응력으로 인해, 개질된 영역의 형성에 의해 생성되는 크랙은, 예를 들면, 기판의 제1 및 제2 표면 중 하나 또는 둘 모두에 도달하도록, 더 전파할 수도 있다. 플라즈마를 기판에 인가하기 이전에 연삭 단계가 수행되기 때문에, 플라즈마는 이렇게 생성되는 개구를 통해 기판으로 들어갈 수 있다는 것이 보장될 수 있다.
상기에서 상세히 설명된 바와 같이, 플라즈마를 기판에 인가하는 것에 의해 기판에 형성되는 그루브는 기판의 두께의 일부분만을 따라 연장할 수도 있다. 기판의 제2 표면을 연삭하는 단계는 기판에 플라즈마를 인가한 이후에 수행될 수도 있고, 기판은 기판의 제2 표면을 연삭하는 것에 의해 분할 라인을 따라 분할될 수도 있다.
특히, 연삭 단계는, 플라즈마 인가에 의해 형성되는 그루브의 깊이에 대응하는 두께로 기판 두께를 감소시키는 것과 같은 그러한 방식으로 수행될 수도 있다. 이 경우, 플라즈마 그루브 가공 프로세스(plasma grooving process)에 의해 도달되지 않은 기판 재료는 연삭 단계에서 제거되고, 그 결과 기판은 연삭 프로세스에 의해 분할 라인을 따라 분할된다.
상기에서 상세히 설명되는 방식으로 연삭 단계에서 기판을 분할하는 것에 의해, 기판은 특히 신뢰성 있고 정확하며 효율적인 방식으로 프로세싱될 수 있다. 구체적으로, 기판에 플라즈마를 인가하는 단계는, 연삭 이전에, 즉 기판의 두께에서의 감소 이전에, 기판에 대해 수행된다. 따라서, 플라즈마 인가 단계에서의 웨이퍼의 핸들링이 용이해진다.
제1 가능한 접근법에 따르면, 본 발명의 방법은 펄스식 레이저 빔을 제1 표면의 쪽으로부터 기판에 인가하는 것을 포함할 수도 있는데, 이것은 특히 바람직하다. 레이저 인가 단계는 기판 두께를 조정하기 위해 기판의 제2 표면을 연삭하는 것이 후속될 수도 있다. 후속하여, 제2 표면을 연삭한 이후, 분할 라인을 따라 기판에 복수의 그루브를 형성하기 위해, 플라즈마는 연삭된 제2 표면의 쪽으로부터 기판에 인가될 수도 있다. 기판은 플라즈마 인가 단계에서 분할될 수도 있다. 대안적으로, 기판은 별개의 후속하는 단계에서, 예를 들면, 파단 프로세스를 채택하는 것, 예를 들면, 팽창 테이프를 사용하여 기판에 외력을 인가하는 것, 또는, 기계적 커팅 또는 다이싱 프로세스 또는 레이저 커팅 또는 다이싱 프로세스와 같은 커팅 또는 다이싱 프로세스를 채택하는 것에 의해 분할될 수도 있다. 게다가, 이들 프로세스의 둘 이상의 조합이 또한 활용될 수도 있다.
이 제1 접근법은, 좁은 분할 라인, 예를 들면, 20 ㎛ 이하의 폭을 갖는 분할 라인을 갖는 기판을 프로세싱하는 데 특히 유리하다.
제1 접근법이 분할 라인 상에 금속 층, 레이저 빔의 인가에 영향을 끼칠 수도 재료의 층, 예를 들면, 펄스식 레이저 빔에 대해 투명하지 않은 재료로 제조되는 층, 및/또는 분할 라인을 따라 기판을 분할하는 프로세스에 영향을 끼칠 수도 있는 층을 갖는 기판에 적용되는 경우, 그 접근법은, 펄스식 레이저 빔을 제1 표면의 쪽으로부터 기판에 인가하기 이전에, 추가적인 레이저 그루브 가공 단계를 수행하는 것에 의해 수정될 수도 있다. 제1 표면의 쪽으로부터 또한 수행되는 레이저 그루브 가공 단계에서, 각각의 층은 분할 라인으로부터 적어도 부분적으로 제거된다.
제2 가능한 접근법에 따르면, 제1 접근법 또는 수정된 제1 접근법은, 펄스식 레이저 빔을, 제1 표면의 쪽으로부터가 아닌, 기판의 제2 표면의 쪽으로부터 기판에 인가하는 것에 의해, 추가로 수정될 수도 있다. 이 제2 접근법은, 더 넓은 분할 라인, 예를 들면 20 ㎛ 보다 더 넓은 폭을 갖는 분할 라인을 갖는 기판에 특히 유리하게 적용될 수도 있다.
제2 가능한 접근법은, 펄스식 레이저 빔 인가 단계 및 연삭 단계의 순서를 전환하는 것에 의해 수정될 수도 있고, 그 결과, 기판의 제2 표면이, 예를 들면, 레이저 그루브 가공 단계 이후에, 먼저 연삭되고, 펄스식 레이저 빔의 인가가 후속된다.
제3 가능한 접근법에 따르면, 제1 접근법 또는 수정된 제1 접근법은, 제1 표면의 쪽으로부터 기판에 펄스식 레이저 빔을 인가한 이후에 그리고 기판의 제2 표면을 연삭하기 이전에, 기판의 제2 표면의 쪽으로부터 기판에 펄스식 레이저 빔을 인가하는 것에 의해 추가로 수정될 수도 있다. 이 제3 접근법은 상대적으로 큰 두께를 갖는 기판을 프로세싱하는 데 특히 유리하다. 이러한 경우, 펄스식 레이저 빔을, 또한 기판의 제2 표면의 쪽으로부터 기판에 인가하는 것에 의해, 기판의 두께 전체에 개질된 영역 및/또는 홀 영역이 특히 효율적으로 형성될 수 있다.
제4 가능한 접근법에 따르면, 본 발명의 방법은 펄스식 레이저 빔을 제1 표면의 쪽으로부터 기판에 인가하는 것을 포함할 수도 있다. 레이저 인가 단계 다음에, 분할 라인을 따라 기판에 복수의 그루브를 형성하도록 제1 표면의 쪽으로부터 플라즈마를 기판에 인가하는 것이 후속될 수도 있다. 후속하여, 기판에 플라즈마를 인가한 이후, 기판의 제2 표면은 기판 두께를 조정하기 위해 연삭될 수도 있다. 기판은 연삭 단계에서 분할될 수도 있다. 대안적으로, 기판은 별개의 후속하는 단계에서, 예를 들면, 파단 프로세스를 채택하는 것, 예를 들면, 팽창 테이프를 사용하여 기판에 외력을 인가하는 것, 또는, 기계적 커팅 또는 다이싱 프로세스 또는 레이저 커팅 또는 다이싱 프로세스 또는 플라즈마 커팅 또는 다이싱 프로세스와 같은 커팅 또는 다이싱 프로세스를 채택하는 것에 의해 분할될 수도 있다. 게다가, 이들 프로세스의 둘 이상의 조합이 또한 활용될 수도 있다.
제4 접근법은, 예를 들면, 제1 표면의 쪽으로부터 기판에 펄스식 레이저 빔을 인가하기 이전에, 제1 표면에 내플라즈마 코팅을 도포하는 단계를 더 포함할 수도 있다.
제4 접근법이 분할 라인 상에 금속 층, 레이저 빔의 인가에 영향을 끼칠 수도 있는 재료의 층, 예를 들면, 펄스식 레이저 빔에 대해 투명하지 않은 재료로 제조되는 층, 및/또는 분할 라인을 따라 기판을 분할하는 프로세스에 영향을 끼칠 수도 있는 층을 갖는 기판에 적용되는 경우, 그 접근법은, 펄스식 레이저 빔을 제1 표면의 쪽으로부터 기판에 인가하기 이전에, 추가적인 레이저 그루브 가공 단계를 수행하는 것에 의해 수정될 수도 있다. 제1 표면의 쪽으로부터 또한 수행되는 레이저 그루브 가공 단계에서, 각각의 층은 분할 라인으로부터 적어도 부분적으로 제거된다. 예를 들면, 레이저 그루브 가공 단계는 제1 표면에 내플라즈마 코팅을 도포하는 옵션적인(optional) 단계 이후에 수행될 수도 있다.
이 제4 접근법은 좁은 분할 라인을 갖는 기판 및 넓은 분할 라인을 갖는 기판에 유리하게 적용될 수도 있다. 따라서, 프로세싱될 기판의 분할 라인의 폭과 관련해서는 실질적으로 제한이 없다.
제5 가능한 접근법에 따르면, 제4 접근법은, 제1 표면의 쪽으로부터 기판에 플라즈마를 인가한 이후 그리고 기판의 제2 표면을 연삭하기 이전에, 기판의 제2 표면의 쪽으로부터 다이싱 단계를 수행하는 것에 의해 수정될 수도 있다. 이 다이싱 단계는, 예를 들면, 블레이드 또는 톱 다이싱 단계와 같은 기계적 다이싱 단계, 레이저 다이싱 단계, 플라즈마 다이싱 단계 또는 이들 단계 중 둘 이상의 조합일 수도 있다. 특히 바람직하게는, 다이싱 단계는 블레이드 또는 톱 다이싱 단계와 같은 기계적 다이싱 단계이다.
다이싱 단계에서, 기판의 제2 표면의 쪽으로부터 그루브 또는 커프가 형성된다. 이들 그루브 또는 커프는, 그들이 플라즈마 인가 단계에서 전면으로부터 형성되는 그루브 또는 커프의 저부에 도달하는 그러한 깊이를 가지고 형성된다. 따라서, 기판은 다이싱 단계에 의해 분할 라인을 따라 분할된다. 다이싱 프로세스에서 기판의 일부분이 손상되는 경우, 예를 들면, 깨어지는 경우, 손상된 부분은 후속하는 연삭 단계에서 제거될 수 있다.
제5 접근법은 다이싱 단계 및 연삭 단계의 순서를 전환하는 것에 의해 수정될 수도 있고, 그 결과 연삭 단계는 다이싱 단계 이전에 수행된다.
제6 가능한 접근법에 따르면, 제5 접근법은, 플라즈마 인가 단계 이후에 그리고 다이싱 단계 이전에, 기판의 제2 표면의 쪽으로부터 추가적인 연삭 단계, 즉 예비 연삭 단계(pre-grinding step)를 수행하는 것에 의해 수정될 수도 있다. 이 접근법은, 다이싱 단계가 블레이드 또는 톱 다이싱 단계와 같은 기계적 다이싱 단계인 경우에 특히 유리하다. 이 경우, 예비 연삭 단계에서 기판의 두께를 감소시키는 것에 의해, 어떠한 예비 연삭도 수행되지 않은 프로세스와 비교하여, 더 작은 폭을 갖는, 블레이드 또는 톱과 같은 기계적 다이싱 수단이 사용될 수 있고, 따라서, 다이싱 프로세스를 용이하게 할 수 있다.
제7 가능한 접근법에 따르면, 제4 접근법은, 프로세싱 단계의 순서를 변경하는 것에 의해, 즉, 제1 표면의 쪽으로부터 기판에 펄스식 레이저 빔을 인가하기 이전에 그리고 제1 표면에 대한 내플라즈마 코팅 및 레이저 그루브 가공을 적용하는 옵션적인 단계 이전에, 기판의 제2 표면을 먼저 연삭하는 단계를 수행하는 것에 의해 수정될 수도 있다.
이하, 도면을 참조하여 본 발명의 비제한적인 예가 설명되는데, 도면에서:
도 1은 본 발명의 방법에 의해 프로세싱될 기판으로서의 반도체 디바이스 웨이퍼를 도시하는 사시도이다;
도 2는 도 1의 반도체 디바이스 웨이퍼가 환형 프레임에 의해 지지되는 접착 테이프에 부착되어 있는 상태를 도시하는 사시도이다;
도 3은 도 1의 반도체 디바이스 웨이퍼에 펄스식 레이저 빔을 인가하기 위한 레이저 프로세싱 장치의 일부의 사시도이다;
도 4는 도 1의 반도체 디바이스 웨이퍼 내부에 복수의 개질된 영역을 형성하는 단계를 예시하기 위한 측면도이다;
도 5는 본 발명의 방법의 제1 실시형태에 따른 도 1의 반도체 디바이스 웨이퍼의 전면에 펄스식 레이저 빔을 인가하는 단계를 예시하는 단면도이다;
도 6은 본 발명의 방법의 제1 실시형태에 따른 반도체 디바이스 웨이퍼의 전면에 보호 시트(protective sheeting)를 도포하는 단계의 결과를 도시하는 단면도이다;
도 7은 본 발명의 방법의 제1 실시형태에 따른 반도체 디바이스 웨이퍼의 이면을 연삭하는 단계의 결과를 도시하는 단면도이다;
도 8은 본 발명의 방법의 제1 실시형태에 따른 반도체 디바이스 웨이퍼의 연삭된 이면에 펄스식 레이저 빔을 인가하는 단계를 예시하는 단면도이다;
도 9는 본 발명의 방법의 제1 실시형태에 따른 반도체 디바이스 웨이퍼의 연삭된 이면에 플라즈마를 인가하는 단계를 예시하는 단면도이다;
도 10은 본 발명의 방법의 제1 실시형태에 따른 반도체 디바이스 웨이퍼를 접착 테이프에 부착하는 단계의 결과를 도시하는 단면도이다;
도 11은 본 발명의 방법의 제1 실시형태에 따른 보호 시트를 제거하고 접착 테이프를 반경 방향으로 팽창시키는 단계의 결과를 도시하는 단면도이다;
도 12는 본 발명의 방법의 제1 실시형태에 따른 분할된 반도체 디바이스 웨이퍼의 전면에 플라즈마를 인가하는 단계를 예시하는 단면도이다;
도 13은 연삭 단계를 수행하기 위한 연삭 장치를 도시하는 사시도이다;
도 14의 (a) 내지 도 14의 (e)는 도 1의 반도체 디바이스 웨이퍼 내부의 개질된 영역의 형성을 예시하는 단면도이다;
도 15는 본 발명의 방법의 제2 실시형태에 따른 도 1의 반도체 디바이스 웨이퍼의 전면에 내플라즈마 코팅을 도포하는 단계의 결과를 도시하는 단면도이다;
도 16은 본 발명의 방법의 제2 실시형태에 따른 내플라즈마 코팅을 부분적으로 제거하기 위한 레이저 그루브 가공의 단계를 예시하는 단면도이다;
도 17은 본 발명의 방법의 제2 실시형태에 따른 반도체 디바이스 웨이퍼의 전면에 펄스식 레이저 빔을 인가하는 단계를 예시하는 단면도이다;
도 18은 본 발명의 방법의 제2 실시형태에 따른 반도체 디바이스 웨이퍼의 전면에 플라즈마를 인가하는 단계를 예시하는 단면도이다;
도 19는 도 18에서 예시되는 플라즈마 인가 단계의 결과를 도시하는 단면도이다;
도 20은 본 발명의 방법의 제2 실시형태에 따른 내플라즈마 코팅을 완전히 제거하는 단계의 결과를 도시하는 단면도이다;
도 21은 본 발명의 방법의 제2 실시형태에 따른 반도체 디바이스 웨이퍼의 이면을 연삭하는 단계의 결과를 도시하는 단면도이다;
도 22는 본 발명의 방법의 실시형태에 따른 도 1의 반도체 디바이스 웨이퍼에서의 개질된 영역의 배열을 예시하는 개략적인 평면도이다;
도 23은 본 발명의 방법의 실시형태에 따른 도 1의 반도체 디바이스 웨이퍼에서의 개질된 영역의 배열을 예시하는 단면도이다;
도 24는 본 발명의 방법의 실시형태에 따른 도 1의 반도체 디바이스 웨이퍼에서의 개질된 영역의 배열을 예시하는 단면도이다.
이하, 본 발명의 바람직한 실시형태가 첨부의 도면을 참조하여 설명될 것이다. 바람직한 실시형태는 기판의 예로서 반도체 디바이스 웨이퍼를 프로세싱하는 방법에 관한 것이다.
반도체 디바이스 웨이퍼는, 연삭 이전에, 100 ㎛ 이상의, 바람직하게는 200 ㎛ 내지 1500 ㎛의 범위 내의, 그리고 더 바람직하게는 700 ㎛ 내지 1000 ㎛의 범위 내의 두께를 갖는다.
도 1은 본 발명의 프로세싱 방법에 의해 프로세싱될 기판으로서의 반도체 디바이스 웨이퍼(2)의 사시도이다. 반도체 디바이스 웨이퍼(2)는 단결정 기판이다.
다른 실시형태에서, 본 발명의 프로세싱 방법에 의해 프로세싱될 기판은, 유리 기판 또는 화합물 기판, 예를 들면, GaAs 기판과 같은 화합물 반도체 기판, 또는 세라믹 기판과 같은 다결정질 기판일 수도 있다.
도 1에서 도시되는 반도체 디바이스 웨이퍼(2)는, 실질적으로, 예를 들면, 400 ㎛의 두께를 갖는 실리콘(Si) 기판으로 구성된다. 실리콘 기판의 전면(2a), 즉 제1 표면 상의 디바이스 영역(20)에는 IC 및 LSI와 같은 복수의 반도체 디바이스(21)가 형성되어 있다. 반도체 디바이스(21)는 실리콘 기판의 전면(2a) 상에서 그리드 또는 매트릭스 배열로 제공된다. 반도체 디바이스(21)는, 실리콘 기판의 전면(2a) 상에, 즉 반도체 디바이스 웨이퍼(2)의 전면(2a) 상에 형성되는 복수의 교차 분할 라인(22)에 의해 분리된다.
또한, 반도체 디바이스 웨이퍼(2)는 이면(2b), 즉 전면(2a)에 반대되는 제2 표면을 구비한다.
디바이스 영역(20)은, 예를 들면, 도 5에 개략적으로 도시된 바와 같이, 반도체 디바이스 웨이퍼(2)의 평면 표면으로부터 돌출하는 복수의 돌출부(14)를 가지고 형성된다. 돌출부(14)는, 예를 들면, 분리된 칩 또는 다이에서 디바이스 영역(20)의 반도체 디바이스(21)와 전기적 접촉을 확립하기 위한 범프일 수도 있다. 반도체 디바이스 웨이퍼(2)의 두께 방향에서의 돌출부(14)의 높이는, 예를 들면 20~200 ㎛의 범위 내에 있을 수도 있다.
다음으로, 기판으로서 반도체 디바이스(46) 웨이퍼(2)를 프로세싱하기 위한 본 발명의 방법의 제1 실시형태가 도 2 내지 도 14를 참조하여 설명될 것이다.
우선, 반도체 디바이스 웨이퍼(2)가 환형 프레임에 의해 지지되는 접착 테이프에 부착되는 방식으로 웨이퍼 지지 단계가 수행된다. 구체적으로는, 도 2에서 도시되는 바와 같이, 접착 테이프(30)가 그 주변부에서 환형 프레임(3)에 의해 지지되고, 환형 프레임(3)의 내부 개구를 접착 테이프(30)에 의해 막게 된다. 반도체 디바이스 웨이퍼(2)의 이면(2b), 즉 제2 표면은 접착 테이프(30)에 부착된다. 따라서, 접착 테이프(30)에 부착되는 반도체 디바이스 웨이퍼(2)의 전면(2a)은 도 2에서 도시되는 바와 같이 상방을 향해 지향된다.
상기에서 설명되는 웨이퍼 지지 단계는 옵션적인 단계이다. 대안적으로, 웨이퍼(2)는 접착 테이프(30)와 같은 접착 테이프 없이, 그리고 환형 프레임(3)과 같은 프레임 없이 핸들링될 수도 있다. 예를 들면, 웨이퍼(2)는, 디바이스 영역(20)을 건드리지 않으면서 비접촉 패드 또는 Bernoulli(베르누이) 핸들링 패드를 사용하는 것에 의해 제 위치에 배치될 수도 있다. 이러한 방식에서, 그 방법은 더욱 단순화될 수 있다. 도 3 내지 도 5에서 예시되며 하기에서 상세히 설명되는 단계는, 접착 테이프 및 프레임에 의한 지지 없이 수행될 수도 있다.
도 3은, 상기에서 설명되는 웨이퍼 지지 단계를 수행한 이후에 반도체 디바이스 웨이퍼(2) 상의 분할 라인(22)을 따라 레이저 프로세싱을 수행하기 위한 레이저 프로세싱 장치(4)의 일부를 도시한다. 도 3에서 도시되는 바와 같이, 레이저 프로세싱 장치(4)는, 워크피스(workpiece), 특히 반도체 디바이스 웨이퍼(2)를 유지하기 위한 척 테이블(41), 척 테이블(41) 상에 유지되는 워크피스에 레이저 빔을 인가하기 위한 레이저 빔 인가 수단(42), 척 테이블(41) 상에 유지되는 워크피스를 이미지화하기 위한 이미징 수단(43)을 포함한다. 척 테이블(41)은, 흡착 하에서 워크피스를 유지하기 위한 유지 표면(holding surface)으로서 상부 표면을 구비한다. 척 테이블(41)은 도 3에 화살표 X에 의해 나타내어지는 공급 방향에서 공급 수단(feeding means)(도시되지 않음)에 의해 이동 가능하다. 또한, 척 테이블(41)은 도 3에서 화살표 Y에 의해 나타내어지는 인덱싱 방향에서 인덱싱 수단(도시되지 않음)에 의해 이동 가능하다.
레이저 빔 인가 수단(42)은 실질적으로 수평 방향으로 연장하는 원통형 케이싱(421)을 포함한다. 케이싱(421)은, 펄스식 레이저 발진기(pulsed laser oscillator) 및 반복 주파수 설정 수단을 포함하는 펄스식 레이저 빔 발진 수단(도시되지 않음)을 포함한다. 또한, 레이저 빔 인가 수단(42)은 케이싱(421)의 전단(front end)에 장착되는 집속 수단(focusing means)(422)을 포함한다. 집속 수단(422)은 펄스식 레이저 빔 발진 수단에 의해 발진되는 펄스식 레이저 빔을 집속하기 위한 집속 렌즈(422a)를 포함한다.
집속 수단(422)의 집속 렌즈(422a)의 개구수(NA)는, 집속 렌즈(422a)의 개구수를 단결정 기판의 굴절률(n)에 의해 제산하는 것에 의해 획득되는 값이 0.2 내지 0.85의 범위 이내에 있도록 설정될 수도 있다.
레이저 빔 인가 수단(42)은, 집속 수단(422)의 집속 렌즈(422a)에 의해 집속되는 펄스식 레이저 빔의 초점 위치를 조정하기 위한 초점 위치 조정 수단(도시되지 않음)을 더 포함한다.
이미징 수단(43)은 레이저 빔 인가 수단(42)의 케이싱(421)의 전단부(front end portion)에 장착된다. 이미징 수단(43)은, 가시광을 사용하여 워크피스를 이미지화하기 위한 통상적인 이미징 디바이스(도시하지 않음), 예컨대 CCD, 적외선 광을 워크피스에 인가하기 위한 적외선 광 인가 수단(도시되지 않음), 적외선 광 인가 수단에 의해 워크피스에 인가되는 적외선 광을 캡쳐하기 위한 광학 시스템(도시되지 않음), 및 광학 시스템에 의해 캡쳐되는 적외선 광에 대응하는 전기적 신호를 출력하기 위한 적외선 이미징 디바이스(도시되지 않음), 예컨대 적외선 CCD를 포함한다. 이미징 수단(43)으로부터 출력되는 이미지 신호는 제어 수단(도시되지 않음)으로 송신된다.
레이저 프로세싱 장치(4)를 사용하는 것에 의해 반도체 디바이스 웨이퍼(2)의 분할 라인(22)을 따라 레이저 프로세싱을 수행하는 경우, 펄스식 레이저 빔의 초점이 반도체 디바이스 웨이퍼(2)의 두께를 따르는 방향에서 소망되는 위치에, 즉, 전면(2a)으로부터 이면(2b), 즉 제2 표면을 향하는 방향에서, 전면(2a), 즉, 제1 표면으로부터 소망되는 거리에, 위치되도록, 집속 수단(422)의 집속 렌즈(422a) 및 단결정 기판, 즉 반도체 디바이스 웨이퍼(2)가 집속 렌즈(422a)의 광학 축을 따르는 방향에서 서로에 대해 위치 결정되도록 하는 그러한 방식으로 위치 결정 단계가 수행된다.
본 발명의 본 실시형태에 따른 프로세싱 방법을 수행할 때, 접착 테이프(30)에 부착되는 반도체 디바이스 웨이퍼(2)는, 먼저, 접착 테이프(30)가 척 테이블(41)의 상부 표면과 접촉하는 상태에서(도 3 참조) 도 3에서 도시되는 레이저 프로세싱 장치(4)의 척 테이블(41) 상에 배치된다. 후속하여, 흡착 수단(도시하지 않음)이 동작되어 흡착 하에서 척 테이블(41) 상에서 접착 테이프(30)를 통해 반도체 디바이스 웨이퍼(2)를 유지한다(웨이퍼 유지 단계). 따라서, 척 테이블(41) 상에 유지되는 반도체 디바이스 웨이퍼(2)의 전면(2a)은 상방을 향해 지향된다. 비록, 더 나은 현시성의 목적을 위해, 접착 테이프(30)를 지지하는 환형 프레임(3)이 도 3에서 도시되지는 않지만, 환형 프레임(3)은, 본 실시형태에서 척 테이블(41) 상에 제공되는 프레임 유지 수단, 예컨대 클램프 또는 등등에 의해 유지된다. 후속하여, 흡착 하에서 반도체 디바이스 웨이퍼(2)를 유지하는 척 테이블(41)은, 공급 수단을 동작시키는 것에 의해 이미징 수단(43)의 바로 아래 위치로 이동된다.
척 테이블(41)이 이미징 수단(43)의 바로 아래에 위치되는 상태에서, 레이저 프로세싱될 반도체 디바이스 웨이퍼(2)의 대상 영역을 검출하기 위해, 이미징 수단(43) 및 제어 수단(도시하지 않음)에 의해 정렬 동작이 수행된다. 구체적으로는, 이미징 수단(43) 및 제어 수단은, 반도체 디바이스 웨이퍼(2) 상에서 제1 방향으로 연장하는 분할 라인(22)을, 레이저 빔 인가 수단(42)의 집속 수단(422)과 정렬시키기 위해, 패턴 매칭과 같은 이미지 프로세싱을 수행한다. 이러한 방식에서, 레이저 빔 인가 위치의 정렬이 수행된다(정렬 단계). 이 정렬 단계는, 반도체 디바이스 웨이퍼(2) 상에서 제1 방향에 수직인 제2 방향으로 연장하는 모든 다른 분할 라인(22)에 대해서도 또한 유사한 방식으로 수행된다.
반도체 디바이스 웨이퍼(2)의 전면(2a) 상의 모든 분할 라인(22)에 대해 상기에서 상세히 설명되는 정렬 단계를 수행한 이후, 도 4에서 도시되는 바와 같이, 척 테이블(41)은, 레이저 빔 인가 수단(42)의 집속 수단(422)이 위치되는 레이저 빔 인가 영역으로 이동된다. 제1 방향으로 연장하는 미리 결정된 분할 라인(22)의 하나의 단부(도 4의 좌측 단부)는 집속 수단(422)의 바로 아래에 배치된다. 또한, 초점 위치 조정 수단(도시되지 않음)은, 집속 렌즈(422)에 의해 집속될 펄스식 레이저 빔(LB)의 초점(P)이, 전면(2a)으로부터 반도체 디바이스 웨이퍼(2)의 이면(2b)을 향하는 방향에서의, 즉, 반도체 디바이스 웨이퍼(2)의 두께 방향에서의 반도체 디바이스 웨이퍼(2)의 전면(2a)으로부터의 소망되는 거리에 위치되도록, 집속 렌즈(422a)의 광학 축을 따르는 방향에서 집속 수단(422)을 이동시키도록 동작된다(위치 결정(positioning) 단계).
바람직한 실시형태에서, 펄스식 레이저 빔(LB)의 초점(P)은, 펄스식 레이저 빔(LB)이 인가되는 반도체 디바이스 웨이퍼(2)의 전면(2a), 즉 상부 표면 근처의 위치에 있는 반도체 디바이스 웨이퍼(2) 내부에 위치된다. 예를 들면, 초점(P)은 전면(2a)으로부터 5 ㎛ 내지 10 ㎛의 범위 내의 거리를 두고 위치될 수도 있다.
상기에서 설명되는 위치 결정 단계를 수행한 이후, 집속 수단(422)으로부터 반도체 디바이스 웨이퍼(2)로 펄스식 레이저(LB)를 인가하고, 그에 의해 반도체 디바이스 웨이퍼(2) 내부에 개질된 영역을 형성하도록 레이저 빔 인가 수단(42)이 동작되는 방식으로 개질된 영역 형성 단계가 수행되는데, 개질된 영역은 웨이퍼(2)의 벌크 내에 배열된다(또한 도 14의 (d)를 참조).
구체적으로는, 반도체 디바이스 웨이퍼(2)를 구성하는 실리콘 기판을 통한 레이저 빔(LB)의 투과를 허용하는 파장을 구비하는 펄스식 레이저 빔(LB)은 집속 수단(422)에 의해 반도체 디바이스 웨이퍼(2)에 인가되고, 척 테이블(41)은 도 4의 화살표 X1에 의해 나타내어지는 방향에서 미리 결정된 공급 속도로 이동된다(개질된 영역 형성 단계). 미리 결정된 분할 라인(22)의 타단(도 4의 우측 단부)이 집속 수단(422)의 바로 아래의 위치에 도달하면, 펄스식 레이저 빔(LB)의 인가가 정지되고, 척 테이블(41)의 이동도 또한 정지된다.
미리 결정된 분할 라인(22)을 따라 상기에서 상세히 설명되는 개질된 영역 형성 단계를 수행하는 것에 의해, 복수의 개질된 영역(23)(도 14의 (d) 참조)이 반도체 디바이스 웨이퍼(2)에서 분할 라인(22)을 따라 형성되는데, 각각의 개질된 영역(23)은 웨이퍼(2)의 벌크 내에 배열된다. 각각의 개질된 영역(23)은, 도 14의 (d)에 개략적으로 도시되고 이하에서 더 상세히 설명되는 바와 같이, 웨이퍼 재료 내부의 공간(231), 예를 들면, 캐비티 및 공간(231)을 둘러싸는 비정질 영역(232)으로 구성된다.
개질된 영역(23)은, 분할 라인(22)의 연장 방향에서 미리 결정된 등거리 간격으로 분할 라인(22)을 따라 형성될 수도 있다. 예를 들면, 분할 라인(22)의 연장 방향에서 인접한 개질된 영역(23) 사이의 거리는 8 ㎛ 내지 30 ㎛의 범위 내에 있을 수도 있는데, 예를 들면 대략 16 ㎛(=(워크 공급 속도: 800 mm/초)/(반복 주파수: 50 kHz))일 수도 있다.
본 실시형태에서는, 인접한 개질된 영역(23)의 비정질 영역(232)은 서로 중첩하지 않도록 형성된다(도 22 참조). 특히, 인접한 개질된 영역(23) 사이의 거리는 비정질 영역(232)의 외경보다 약간 더 크도록 선택된다.
다른 실시형태에서, 기판은, 예를 들면, 유리 기판일 수도 있고, 개질된 영역은, 유리 기판에서 크랙이 형성되는 영역을 포함할 수도 있거나 또는 그 영역일 수도 있다. 유리 기판에 형성되는 크랙은 미세 크랙일 수도 있다.
각각의 개질된 영역(23)의 형성을 위해 펄스식 레이저 빔(LB)을 한 번 인가하는 것이 충분하고, 그 결과, 생산성이 크게 개선될 수 있다. 또한, 개질된 영역 형성 단계에서 파편이 비산되지 않고, 그 결과, 결과적으로 나타나는 디바이스의 품질의 열화가 신뢰성 있게 방지될 수 있다.
도 22에 개략적으로 도시된 바와 같이, 단일 행의 개질된 영역(23)이 분할 라인(22)의 각각의 폭 내에 형성될 수도 있다. 이 경우, 본 발명의 방법은 특히 신속하고 효율적인 방식으로 수행될 수 있다.
펄스식 레이저 빔(LB)이 인가되는 분할 라인(22)의 각각을 따르는 복수의 위치의 각각에서, 도 23에서 개략적으로 도시되는 바와 같이, 반도체 디바이스 웨이퍼(2)의 두께 방향에서 단일의 층의 개질된 영역(23)을 획득하기 위해, 단일의 개질된 영역(23)이 형성될 수도 있다.
대안적으로, 펄스식 레이저 빔(LB)이 인가되는 분할 라인(22)의 각각을 따르는 복수의 위치의 각각에서, 복수의 개질된 영역(23)이 형성될 수도 있는데, 복수의 개질된 영역(23)은 반도체 디바이스 웨이퍼(2)의 두께 방향을 따라 서로의 옆에 배열된다.
복수의 개질된 영역(23)을 서로의 옆에 배열하는 것에 의해, 개질된 영역(23)의 복수 층이 형성될 수 있는데, 복수의 층은 반도체 디바이스 웨이퍼(2)의 두께 방향을 따라 적층된다. 예를 들면, 개질된 영역(23)의 층의 수는, 도 24에 개략적으로 도시된 바와 같이, 두 개일 수도 있다.
반도체 디바이스 웨이퍼(2) 내부에서의 개질된 영역(23)의 형성은 도 14의 (a) 내지 도 14의 (e)에 예시되어 있다. 웨이퍼(2)의 기판은 펄스식 레이저 빔(LB)에 대해 투명한 재료, 즉 실리콘으로 제조된다. 따라서, 개질된 영역(23)은, 웨이퍼(2)를 통한 레이저 빔(LB)의 투과를 허용하는 파장을 갖는 펄스식 레이저 빔(LB)의 인가에 의해 웨이퍼(2)에 형성된다. 예를 들면, 펄스식 레이저 빔(LB)은 적외선 범위 내의 파장, 예를 들면, 1064 nm를 가질 수도 있다.
펄스식 레이저 빔(LB)은, 펄스식 레이저 빔(LB)의 초점(P)이 제1 표면(2a)으로부터 제2 표면(2b)을 향하는 방향에서 제1 표면(2a)으로부터 일정 거리에 위치되는 상태에서, 제1 표면(2a)의 쪽으로부터 웨이퍼(2)에 인가된다(도 14의 (a) 참조). 펄스식 레이저 빔(LB)의 인가로 인해, 웨이퍼 재료는 초점(P)이 배치된 웨이퍼(2) 내부의 영역에서 국소적으로 가열된다. 레이저 빔의 인가 초기 단계에서 웨이퍼(2)의 가열된 영역은 도 14의 (b)에서 원에 의해 개략적으로 나타내어진다.
펄스식 레이저 빔(LB)의 인가가 계속됨에 따라, 도 14의 (c)에 화살표에 의해 나타내어지는 바와 같이, 가열된 영역은 제1 표면(2a)을 향하는 방향에서 성장 또는 팽창한다. 레이저 빔의 인가가 정지되면 가열된 웨이퍼 재료는 냉각되고, 웨이퍼(2) 내부의 공간(231) 및 공간(231)을 완전히 둘러싸는 비정질 영역(232)으로 구성되는 개질된 영역(23)의 형성으로 나타나게 된다(도 14의 (d) 참조). 도 14의 (d)에서 도시되는 바와 같이, 개질된 영역(23)은 웨이퍼(2)의 벌크 내에 배열된다.
반도체 디바이스 웨이퍼(2)에서의 개질된 영역(23)의 형성은, 개질된 영역(23) 근방에서 웨이퍼(2)에 응력 또는 변형을 유도하여, 도 14의 (e)에서 개략적으로 도시된 바와 같이, 개질된 영역(23)으로부터 연장하는 크랙(24)의 형성으로 나타나게 된다. 특히, 이들 크랙(24)은 반도체 디바이스 웨이퍼(2)의 전면(2a) 및 이면(2b)을 향해 전파할 수도 있다(도 14의 (e) 참조). 크랙(24)은 개질된 영역(23)의 일부를 형성하는 것이 아니라 오히려 개질된 영역(23)으로부터 유래한다. 특히, 크랙(24)은 펄스식 레이저 빔(LB)의 인가에 의해 유도되는 기판 재료의 구조적 변형에 의해 직접적으로 생성되지 않는다.
도 14의 (e)에 도시되는 실시형태에서는, 이러한 방식으로 형성되는 크랙(24) 중 하나가 반도체 디바이스 웨이퍼(2)의 전면(2a)에 도달하고, 따라서 전면(2a)에 개구를 제공한다. 그러므로, 개질된 영역(23)으로부터 유래하는 크랙(24)은, 반도체 디바이스 웨이퍼(2)의 두께 방향에서, 펄스식 레이저 빔(LB)이 인가되는 웨이퍼(2)의 쪽으로 연장한다.
또한, 개질된 영역(23)으로부터 유래하는 크랙(도시하지 않음)은 적어도 실질적으로 분할 라인(22)의 연장 방향을 따라 연장할 수도 있다. 개질된 영역(23)은, 개질된 영역이 각각의 분할 라인(22)의 연장 방향에서 서로로부터 일정 거리에 배열되지만(예를 들면, 도 22 참조) 그러나 개질된 영역으로부터 연장하는 크랙을 통해 서로 연결되도록, 분할 라인(22)의 각각을 따라 제공될 수도 있다.
펄스식 레이저 빔(LB)이 인가되는 분할 라인(22)의 각각을 따르는 복수의 위치의 각각에서, 복수의 개질된 영역(23) - 복수의 개질된 영역(23)은 반도체 디바이스 웨이퍼(2)의 두께 방향을 따라 서로의 옆에 배열됨 - 이 형성되면, 개질된 영역(23)은, 그들이 웨이퍼(2)의 두께 방향에서 서로로부터 일정 거리에 배열되지만(예를 들면, 도 24 참조) 그러나 개질된 영역(23)으로부터 연장하는 크랙(24)을 통해 서로 연결되도록, 제공될 수도 있다.
크랙 형성 및 전파는, 예를 들면, 레이저 빔(LB)의 초점, 레이저 빔(LB)의 파장, 레이저 빔(LB)의 전력 및/또는 레이저 빔(LB)의 펄스 길이의 배열을 적절하게 제어하는 것에 의해, 제어될 수도 있다.
펄스식 레이저 빔(LB)의 인가에 의한 분할 라인(22)을 따르는 반도체 디바이스 웨이퍼(2)에서의 개질된 영역(23)의 형성은, 도 5에서 또한 개략적으로 도시되어 있다.
옵션적인 단계로서, 반도체 디바이스 웨이퍼(2)에서 개질된 영역(23)을 형성한 이후, 하기에서 추가로 상세히 설명될 전면(2a)에 플라즈마를 인가하는 나중의 단계에서 디바이스(21)를 보호하기 위해 내플라즈마 코팅이 웨이퍼(2)의 전면(2a)에 도포될 수도 있다(도 12 참조). 예를 들면, 내플라즈마 코팅은 수용성 코팅 또는 상이한 타입의 코팅일 수도 있다.
반도체 디바이스 웨이퍼(2)에 개질된 영역(23)을 형성한 이후 또는 내플라즈마 코팅을 전면(2a)에 도포하는 옵션적인 단계 이후, 보호 시트(5)가 웨이퍼(2)의 전면(2a)에 부착된다(도 6 참조). 보호 시트(5)는, 베이스 시트(7), 베이스 시트(7)의 전면 표면(front surface)에 도포되는 쿠션 층(13), 자신의 이면 표면(back surface)이 쿠션 층(13)에 부착되는 보호 필름(도시되지 않음), 및 보호 필름(4)의 이면 표면에 반대되는 보호 필름(4)의 전면 표면의 일부에 도포되는 접착제 층(adhesive layer)(도시되지 않음)을 포함한다. 접착제 층은 환형 형상을 가질 수도 있고, 보호 필름의 전면 표면의 주위 또는 주변부에 제공될 수도 있다. 대안적으로, 접착제 층은 반도체 디바이스 웨이퍼(2)의 전면(2a)과 보호 필름의 전체 접촉 영역에 걸쳐 제공될 수도 있다. 특히, 접착제는, 웨이퍼(2)의 전면(2a)과 접촉하는 보호 필름의 전체 표면에 걸쳐 제공될 수도 있다.
쿠션 층(13)은 UV 방사선, 열, 전기장 및/또는 화학 제제(chemical agent)와 같은 외부 자극에 의해 경화될 수도 있다. 특히, 쿠션 층(13)은 DISCO Corporation의 ResiFlat 또는 DENKA에 의한 TEMPLOC와 같은 경화성 수지로 형성될 수도 있다.
보호 시트(5)는, 보호 필름의 전면 표면을 웨이퍼(2)의 전면(2a)에 부착하고 접착제 층에 의해 보호 필름을 웨이퍼(2)에 접착시키는 것에 의해, 반도체 디바이스 웨이퍼(2)에 부착된다. 또한, 도 6에 개략적으로 도시되는 바와 같이, 웨이퍼(2)의 편평한 표면으로부터 돌출하는 돌출부(14)는 쿠션 층(13)에 매립된다. 보호 필름은, 돌출부(14)를 비롯한, 디바이스 영역(20)에 형성되는 디바이스(21)를 피복하고, 따라서, 디바이스(21)를 손상 또는 오염에 대해 보호한다. 또한, 쿠션 층(13)에 돌출부(14)를 매립하는 것에 의해, 특히 후속하는 연삭 단계에서 웨이퍼 프로세싱 동안 돌출부(14)가 임의의 손상으로부터 신뢰성 있게 보호된다.
보호 시트(5)는, 도 6에서 점선 화살표에 의해 나타내어지는 바와 같이, 베이스 시트(7)의 이면 표면이 웨이퍼(2)의 이면(2b)에 실질적으로 평행하도록, 반도체 디바이스 웨이퍼(2)에 부착된다. 구체적으로는, 반도체 디바이스 웨이퍼(2)와 보호 시트(5)는, 돌출부(14)를 쿠션 층(13)에 신뢰성 있게 매립하기 위해 그리고 베이스 시트 이면 표면 및 웨이퍼 이면(2b)의 실질적으로 평행한 정렬을 달성하기 위해, 예를 들면, 장착 챔버(도시되지 않음)에서 베이스 시트(7)의 이면 표면 및 웨이퍼 이면(2b)에 평행한 가압력을 인가하는 것에 의해, 서로 가압될 수도 있다.
베이스 시트(7)의 평면의 이면 표면이 반도체 디바이스 웨이퍼(2)의 이면(2b)에 실질적으로 평행하기 때문에, 연삭 프로세스 동안, 예를 들면, 연삭 장치(도 13 참조)의 연삭 휠(grinding wheel)에 의해 웨이퍼(2)에 인가되는 압력은 웨이퍼(2)에 걸쳐 균일하고 균질하게 분포되고, 따라서, 패턴 전사, 즉 연삭된 웨이퍼 이면(2b)으로의 디바이스 영역(20)의 돌출부(14)에 의해 정의되는 패턴의 전사, 및 웨이퍼(2)의 파손의 임의의 위험성을 최소화한다. 또한, 베이스 시트(7)의 편평하고 균일한 표면과 반도체 디바이스 웨이퍼(2)의 이면(2b)의 실질적으로 평행한 정렬은, 연삭 단계가 높은 정확도를 가지고 수행되는 것을 허용하고, 따라서, 연삭 이후에 특히 균일하고 균질한 웨이퍼 두께를 달성한다.
보호 시트(5)를 반도체 디바이스 웨이퍼(2)에 부착한 이후, 웨이퍼(2)의 이면(2b)은 웨이퍼 두께를 조정하기 위해 연삭된다. 이 연삭 단계의 결과는 도 7에서 도시되어 있다. 반도체 디바이스 웨이퍼(2)의 이면(2b)을 연삭하는 단계는, 도 13을 참조하여 하기에서 상세히 설명되는 바와 같이, 연삭 장치를 사용하여 수행될 수도 있다.
도 13은 본 발명의 실시형태에 따른 연삭 단계를 수행하기 위한 연삭 장치(8)를 도시하는 사시도이다. 도 13에서 도시되는 바와 같이, 연삭 장치(8)는, 반도체 디바이스 웨이퍼(2)와 같은 워크피스를 유지하기 위한 척 테이블(81), 및 척 테이블(81) 상에 유지되는 워크피스를 연삭하기 위한 연삭 수단(82)을 포함한다. 척 테이블(81)은 흡착 하에서 워크피스를 유지하기 위한 유지 표면으로서의 상부 표면(811)을 구비한다. 연삭 수단(82)은 스핀들 하우징(도시하지 않음), 스핀들 하우징에 회전 가능하게 지지되며 구동 메커니즘(도시되지 않음)에 의해 회전되도록 적응되는 회전 스핀들(821), 회전 스핀들(821)의 하부 단부에 고정되는 마운터(mounter; 822), 및 마운터(822)의 하부 표면에 장착되는 연삭 휠(823)을 포함한다. 연삭 휠(823)은 원형 베이스(824) 및 원형 베이스(824)의 하부 표면 상에 장착되는 연마 엘리먼트(825)를 포함한다.
반도체 디바이스 웨이퍼(2)의 이면(2b)의 연삭은, 베이스 시트(7)의 이면 표면이 척 테이블(81)의 상부 표면(811)과 접촉하도록, 연삭 장치(8)의 척 테이블(81) 상에 웨이퍼(2)를 유지하는 것에 의해 수행된다. 그러므로, 도 13에서 도시되는 바와 같이, 웨이퍼(2)의 이면(2b)이 상방을 향해 지향된다. 후속하여, 반도체 디바이스 웨이퍼(2)가 상부에 유지된 척 테이블(81)은 반도체 디바이스 웨이퍼(2)의 평면에 수직인 축을 중심으로, 즉 도 13에서 화살표 A에 의해 나타내어지는 회전 방향에서 회전되고, 연삭 휠(823)은 원형 베이스(824)의 평면에 수직인 축을 중심으로, 즉, 도 13에서 화살표 B에 의해 나타내어지는 회전 방향에서 회전된다.
척 테이블(81) 및 연삭 휠(823)을 이러한 방식으로 회전시키는 동안, 연삭 휠(823)의 연마 엘리먼트(825)는 웨이퍼(2)의 이면(2b)과 접촉하게 되고, 따라서 이면(2b)을 연삭한다.
반도체 디바이스 웨이퍼(2)의 이면(2b)을 연삭한 이후, 연삭된 이면(2b)은, 예를 들면, 건식 에칭 및/또는 습식 에칭에 의해 연마 및/또는 에칭될 수도 있다.
연삭된 이면(2b)을, 연마, 예컨대 건식 연마 또는 화학적 기계적 연마(CMP), 및/또는 에칭, 예컨대 플라즈마 에칭, 등등을 하는 것에 의해, 반도체 디바이스 웨이퍼(2)에서 유도되는 응력이 제거될 수 있고, 그에 의해 웨이퍼(2)를 분할한 이후 획득되는 칩 또는 다이의 다이 강도를 더욱 향상시킬 수 있다.
그러나, 연마 및/또는 에칭 단계는 또한, 하기에서 더 상세히 설명되는 바와 같이, 특히, 반도체 디바이스 웨이퍼(2)가 플라즈마 다이싱과 같은 플라즈마 프로세스에 후속하여 노출되는 경우, 생략될 수도 있다.
도 8에서 개략적으로 도시되는 바와 같이, 반도체 디바이스 웨이퍼(2)의 이면(2b)을 연삭 또는 연삭 및 연마/에칭한 이후, 추가적인 옵션적 단계로서, 펄스식 레이저 빔(LB)이 웨이퍼(2)의 연삭된 이면(2b)의 쪽으로부터 웨이퍼(2)에 인가될 수도 있다. 펄스식 레이저 빔(LB)은 상기에서 상세히 설명되어 있는 바와 실질적으로 동일한 방식으로 웨이퍼(2)에 인가될 수도 있다. 바람직하게는, 웨이퍼(2)의 연삭된 이면(2b)의 쪽으로부터 인가되는 펄스식 레이저 빔(LB)은, 웨이퍼(2)의 전면(2a)의 쪽으로부터 인가된 펄스식 레이저 빔(LB)보다 더 낮은 전력을 갖는다.
분할 라인(22)의 각각을 따라 반도체 디바이스 웨이퍼(2)에 복수의 추가적인 개질된 영역(도시되지 않음)을 형성하기 위해, 펄스식 레이저 빔(LB)은, 펄스식 레이저 빔(LB)의 초점(도시하지 않음)이 연삭된 이면(2b)으로부터 전면(2a)을 향하는 방향에서 연삭된 이면(2b)으로부터 일정 거리에 위치되는 상태에서, 분할 라인(22)의 각각을 따르는 적어도 복수의 위치에서 반도체 디바이스 웨이퍼(2)에 인가된다.
후속하여, 도 9에 개략적으로 도시되는 바와 같이, 플라즈마(PL)가 반도체 디바이스 웨이퍼(2)의 연삭된 이면(2b)에 인가된다. 구체적으로, 플라즈마(PL)는 연삭된 이면(2b)을, 예를 들면, 플라즈마 챔버에서 플라즈마 대기(도 9에서 점선 영역에 의해 나타내어짐)에 노출시키는 것에 의해 웨이퍼(2)에 인가된다. 플라즈마(PL)는 연삭된 이면(2b)에 직접적으로, 즉, 마스크를 활용하지 않고, 인가된다.
몇몇 실시형태에서, 플라즈마(PL)는, 플라즈마 에칭에 의해, 웨이퍼(2)에서 유도되는 응력을 제거하기 위해 웨이퍼(2)의 연삭된 이면(2b)에 인가될 수도 있다.
본 실시형태에서, 웨이퍼(2)가 플라즈마 다이싱에 의해 분할 라인(22)을 따라 분할되도록 플라즈마(PL)가 연삭된 이면(2b)에 인가된다. 따라서, 플라즈마 인가 단계에서 웨이퍼(2)는 개개의 칩 또는 다이로 완전히 분할된다.
결과적으로 나타나는 다이 또는 칩의 측벽은 플라즈마 인가 단계에서 플라즈마 에칭된다. 그러므로, 분할 프로세스에서 다이 또는 칩에 어떠한 기계적 다이싱 응력도 부여되지 않는다. 따라서, 다이 또는 칩의 다이 강도는 더욱 향상된다.
반도체 디바이스 웨이퍼(2)에서의 개질된 영역(23)의 형성으로 인해, 플라즈마(PL)는 분할 라인(22)을 따라 특히 신속하고 효율적인 방식으로 웨이퍼 재료를 제거할 수 있고, 그에 의해, 웨이퍼 분할 프로세스를 더욱 용이하게 할 수 있다. 특히, 개질된 영역(23)에서, 웨이퍼 재료는 개질되지 않은 영역과 비교하여 플라즈마(PL)에 의해 더욱 신속하게 제거될 수 있다. 또한, 개질된 영역(23)은, 플라즈마(PL)가, 특히, 웨이퍼 표면까지 완전히 연장하는 크랙(24)을 통해, 웨이퍼(2) 안으로 들어가는 것을 허용할 수 있고(예를 들면, 도 14의 (e) 참조), 따라서 플라즈마 분할 프로세스를 더욱 가속시킬 수 있다.
이러한 방식에서 반도체 디바이스 웨이퍼(2)를 분할 라인(22)을 따라 분할한 이후, 접착 테이프(50)가 웨이퍼(2)의 연삭된 이면(2b)에 부착된다. 이 부착 단계의 결과는 도 10에서 예시된다. 프로세싱의 이 단계에서, 칩 또는 다이는 보호 시트(5)에 의해 서로 근접하게 유지된다(도 10 참조).
후속하여, 보호 시트(5)는 웨이퍼 전면(2a)으로부터 제거되고 접착 테이프(50)는, 예를 들면, 팽창 드럼 또는 등등을 사용하는 것에 의해 (도 11에서 화살표에 의해 나타내어지는 바와 같이) 반경 방향으로 팽창된다. 이들 단계의 결과는 도 11에서 도시되어 있다. 접착 테이프(50)를 반경 방향으로 팽창시키는 것에 의해, 칩 또는 다이(70)(도 11 참조)는 서로 이격되어, 추가 프로세싱, 저장 또는 선적 동안 칩 또는 다이(70)의 안전한 핸들링을 가능하게 한다.
추가적인 옵션적 단계로서, 접착 테이프(50)를 반경 방향으로 팽창시킨 이후, 분리된 칩 또는 다이(70)는, 도 12에서 도시되는 바와 같이, 추가적인 플라즈마 처리에 노출될 수도 있다. 이 플라즈마 처리를 수행하기 이전에, 접착 테이프(50)는, 분할된 웨이퍼(2)가 환형 프레임(60)의 중심 개구 내에 배치되도록, 환형 프레임(60)에 부착될 수도 있다(도 12 참조). 플라즈마(PL)는, 분할된 반도체 디바이스 웨이퍼(2)의 전면(2a)에, 즉 칩 또는 다이(70)의 전면 및 측벽에, 도 9를 참조하여 상기에서 상세히 설명되어 있는 바와 실질적으로 동일한 방식으로 인가될 수도 있다.
이러한 방식에서, 칩 또는 다이(70)에서 유도되는 응력이 제거될 수 있고, 그에 의해, 그들의 다이 강도를 더욱 향상시킬 수 있다. 내플라즈마 코팅을 웨이퍼(2)의 전면(2a)에 도포하는 것에 의해, 상기에서 상세히 설명된 바와 같이, 칩 또는 다이(70)의 디바이스(21)가 플라즈마(PL)에 의해 손상되는 것으로부터 보호되는 것이 확실하게 보장될 수 있다.
후속하여, 플라즈마(PL)의 인가 이후에, 내플라즈마 코팅은 칩 또는 다이(70)로부터 제거될 수도 있다.
하기에서, 기판으로서의 반도체 디바이스 웨이퍼(2)를 프로세싱하기 위한 본 발명의 방법의 제2 실시형태가 도 15 내지 도 21을 참조하여 설명될 것이다.
우선, 하기에서 추가로 상세히 설명될 전면(2a)에 플라즈마를 인가하는 나중의 단계에서, 디바이스(21)를 보호하기 위한 내플라즈마 코팅(90)이 웨이퍼(2)의 전면(2a)에 도포된다(도 18 참조). 예를 들면, 내플라즈마 코팅(90)은 수용성 코팅 또는 상이한 타입의 코팅일 수도 있다. 내플라즈마 코팅(90)은, 예를 들면, 스핀 코팅에 의해 전면(2a)에 도포될 수도 있다. 내플라즈마 코팅(90)은, 전면(2a) 전체, 즉 디바이스(21) 및 분할 라인(22)을 피복하도록 전면(2a)에 도포된다(도 15 참조)
후속하여, 내플라즈마 코팅(90)은, 도 16에서 예시되는 바와 같이, 레이저 그루브 가공 단계를 수행하는 것에 의해 분할 라인(22)으로부터 제거된다. 이 단계에서, 내플라즈마 코팅(90)을 제거하기 위해, 분할 라인(22)을 따라 웨이퍼(2)에 레이저 빔(LG)이 인가된다. 레이저 빔(LG)은 또한, 펄스식 레이저 빔, 특히 짧은 빔 펄스를 갖는 레이저 빔일 수도 있다. 이러한 방식에서, 정확하게 제어된 레이저 그루브 가공 프로세스 및 특히 매끄러운 그루브 가공 표면이 달성될 수 있다.
웨이퍼(2)가 분할 라인(22) 상에서 금속 층, 펄스식 레이저 빔(LB)의 후속하는 인가에 영향을 끼칠 수도 있는 재료의 층(도 17 참조), 예를 들면, 펄스식 레이저 빔(LB)에 대해 투명하지 않은 재료로 제조되는 층, 및/또는 분할 라인(22)을 따라 웨이퍼(2)를 분할하는 프로세스에 영향을 끼칠 수도 있는 층을 갖는 경우, 각각의 층은 또한 레이저 그루브 가공 단계에서 분할 라인(22)으로부터 적어도 부분적으로 제거될 수도 있다.
그러나, 특히, 상기에서 상세히 설명되어 있는 바와 같은 추가적인 층이 분할 라인(22) 상에 존재하지 않는 경우, 레이저 그루브 가공 단계는 또한 생략될 수도 있다. 이 경우, 펄스식 레이저 빔(LB)에 대해 투명한 내플라즈마 코팅(90)을 사용하는 것이 바람직하다(도 17 참조).
후속하여, 펄스식 레이저 빔(LB)은, 제1 실시형태에 대해 상기에서 상세히 설명되어 있는 바와 실질적으로 동일한 방식으로, 전면(2a)의 쪽으로부터 반도체 디바이스 웨이퍼(2)에 인가된다. 구체적으로는, 펄스식 레이저 빔(LB)은, 분할 라인(22)의 각각을 따라 웨이퍼(2)에 복수의 개질된 영역(23)을 형성하기 위해, 펄스식 레이저 빔(LB)의 초점(P)이 전면(2a)으로부터 이면(2b)을 향하는 방향에서 전면(2a)으로부터 일정 거리에 위치되는 상태에서, 분할 라인(22)의 각각을 따르는 복수의 위치에서 웨이퍼(2)에 인가된다(도 17 참조).
대안적으로, 특히, 두꺼운 두께를 갖는 웨이퍼(2)가 프로세싱되는 경우, 펄스식 레이저 빔(LB)은 이면(2b)의 쪽으로부터 반도체 디바이스 웨이퍼(2)에 인가될 수도 있다.
제2 실시형태의 개질된 영역(23)은, 제1 실시형태의 개질된 영역(23)과 실질적으로 동일한 방식으로 형성되고 배열된다. 특히, 제2 실시형태의 개질된 영역(23)으로부터 유래하는 크랙(24)은 웨이퍼(2)의 전면(2a)까지 완전히 연장하고(도 17 및 도 18 참조), 따라서 후속하는 플라즈마 인가 단계에서 플라즈마가 진입할 수 있는 개구를 전면(2a)에 제공하게 된다.
반도체 디바이스 웨이퍼(2)에 개질된 영역(23)을 형성한 이후, 도 18에서 도시되는 바와 같이, 전면(2a)의 쪽으로부터 웨이퍼(2)에 플라즈마(PL)가 인가된다. 플라즈마(PL)는 제1 실시형태의 방법과 실질적으로 동일한 방식으로, 다시 말하자면 웨이퍼(2), 즉, 웨이퍼(2)의 전면(2a)을, 예를 들면, 플라스마 챔버와 같은 플라즈마 대기에 노출시키는 것에 의해 인가된다. 이 플라즈마 인가 단계에서, 디바이스 영역(20)에 형성되는 디바이스(21)는 내플라즈마 코팅(90)에 의해 플라즈마(PL)로부터 신뢰성 있게 보호된다.
개질된 영역(23)으로부터 전면(2a)까지 완전히 연장하고(도 17 및 도 18 참조), 따라서 전면(2a)에 개구를 제공하는 크랙(24)은, 플라즈마(PL)가 웨이퍼(2)로 진입하는 것을 허용한다. 또한, 개질된 영역(23)에서, 웨이퍼 재료는 개질되지 않은 영역과 비교하여 플라즈마(PL)에 의해 더욱 신속하게 제거될 수 있다. 그러므로, 분할 라인(22)을 따라 웨이퍼 재료를 제거하는 프로세스는, 개질된 영역(23) 및 관련된 크랙(24)을 제공하는 것에 의해 상당히 향상된다.
플라즈마 인가 단계의 결과로서, 반도체 디바이스 웨이퍼(2)에 복수의 그루브(80)가 형성되는데, 그루브(80)는, 복수의 개질된 영역(23)이 형성된 분할 라인(22)을 따라 연장한다. 그루브(80)의 측벽에서의 응력은 플라즈마 인가 프로세스에 의해 경감된다.
그루브(80)는, 도 19에 개략적으로 도시되는 바와 같이, 웨이퍼(2)의 두께의 일부분만을 따라 연장한다. 예를 들면, 그루브(80)는, 웨이퍼(2)의 두께의 20 % 이상, 30 % 이상, 40 % 이상, 50 % 이상, 60 % 이상, 70 % 이상, 80 % 이상, 또는 90 % 이상을 따라 연장하도록 형성될 수도 있다.
웨이퍼(2)에 그루브(80)을 형성한 이후, 내플라즈마 코팅(90)의 나머지가 전면(2a)으로부터 제거된다. 이 제거 단계의 결과는 도 20에서 도시되어 있다.
대안적으로, 내플라즈마 코팅(90)의 나머지는, 예를 들면, 반도체 디바이스 웨이퍼(2)의 이면(2b)을 연삭한 이후, 나중 단계에서 제거될 수도 있다.
후속하여, 예를 들면, 도 13에 도시되는 연삭 장치(8)를 사용하는 것에 의해, 반도체 디바이스 웨이퍼(2)의 이면(2b)이 연삭된다. 연삭 프로세스에서, 보호 시트(5)(도 6 및 도 7 참조)는 제1 실시형태의 방법에 대해 상기에서 상세히 설명되어 있는 바와 실질적으로 동일한 방식으로 사용될 수도 있다.
연삭 단계는, 플라즈마 인가에 의해 형성되는 그루브(80)의 깊이에 대응하는 두께로 웨이퍼 두께를 감소시키도록 하는 그러한 방식으로 수행된다. 이러한 방식에서, 플라즈마 그루브 가공 프로세스에 의해 도달되지 않은 웨이퍼 재료는 연삭 단계에서 제거되고, 그 결과 웨이퍼(2)는 연삭 프로세스에 의해 분할 라인(22)을 따라 분할된다. 완전히 분리된 칩 또는 다이(70)를 제공하는 연삭 단계의 결과는 도 21에서 도시되어 있다.
반도체 디바이스 웨이퍼(2)의 이면(2b)을 연삭한 이후, 연삭된 이면(2b)은 연마 및/또는 에칭, 예를 들면, 플라즈마 에칭될 수도 있다. 또한, 이 옵션적인 연마 및/또는 에칭 단계에서, 보호 시트(5)가 사용될 수도 있다.
상기에서 설명되는 제1 및 제2 실시형태에 따른 방법에서, 반도체 디바이스 웨이퍼(2)에 개질된 영역(23)이 형성되었다. 그러나, 본 발명의 방법은, 상기에서 상세히 설명된 바와 같이, 웨이퍼(2) 내에 홀 영역을 형성하는 것에 의해 또한 수행될 수도 있다. 특히, 홀 영역은 웨이퍼(2)의 한 쪽으로 또는 양 쪽으로 개방되는, 웨이퍼(2) 내의 공간을 포함한다. 이들 공간은, 플라즈마 인가 단계에서 플라즈마(PL)가 웨이퍼(2) 안으로 진입할 수 있는 개구를 제공한다.

Claims (24)

  1. 제1 표면(2a) 및 상기 제1 표면(2a)에 반대되는 제2 표면(2b)을 구비하는 기판(2)을 프로세싱하는 방법으로서,
    상기 기판(2)은, 상기 제1 표면(2a) 상에, 복수의 분할 라인(22)에 의해 구획되는 복수의 디바이스(21)를 갖는 디바이스 영역(20)을 구비하고;
    상기 기판(2)은 상기 제1 표면(2a)으로부터 상기 제2 표면(2b)을 향하는 방향에서 100 ㎛ 이상의 두께를 가지며;
    상기 방법은:
    상기 제1 표면(2a)의 쪽으로부터 100 ㎛ 이상의 두께를 갖는 기판(2) - 상기 기판(2)은 펄스식 레이저 빔(pulsed laser beam)(LB)에 투명한 재료로 제조되고, 상기 펄스식 레이저 빔(LB)은, 상기 분할 라인(22)의 각각을 따라 상기 기판(2)에 복수의 개질된 영역(23)을 형성하기 위해, 상기 펄스식 레이저 빔(LB)의 초점(P)이 상기 제1 표면(2a)으로부터 상기 제2 표면(2b)을 향하는 방향에서 상기 제1 표면(2a)으로부터 일정 거리에 위치되는 상태에서, 상기 분할 라인(22)의 각각을 따르는 적어도 복수의 위치에서 상기 기판(2)에 인가됨 - 에 상기 펄스식 레이저 빔(LB)을 인가하는 단계; 및
    상기 기판(2)에 상기 개질된 영역(23)을 형성한 이후 상기 기판 두께를 조정하기 위해 상기 기판(2)의 상기 제2 표면(2b)을 연삭하는(grinding) 단계
    를 포함하는 것인, 기판(2)을 프로세싱하는 방법.
  2. 제1항에 있어서,
    상기 제1 표면(2a)의 쪽으로부터 상기 기판(2)에 상기 펄스식 레이저 빔(LB)을 인가하는 단계 이전 및 이후 중 적어도 하나에:
    상기 제2 표면(2b)의 쪽으로부터 100 ㎛ 이상의 두께를 갖는 상기 기판(2)에 펄스식 레이저 빔(LB)을 인가하는 단계를 더 포함하고,
    상기 펄스식 레이저 빔(LB)은, 상기 분할 라인(22)의 각각을 따라 상기 기판(2)에 복수의 개질된 영역(23)을 형성하기 위해, 상기 펄스식 레이저 빔(LB)의 초점(P)이 상기 제2 표면(2b)으로부터 상기 제1 표면(2a)을 향하는 방향에서 상기 제2 표면(2a)으로부터 일정 거리에 위치되는 상태에서, 상기 분할 라인(22)의 각각을 따르는 적어도 복수의 위치에서 상기 기판(2)에 인가되는 것인, 기판(2)을 프로세싱하는 방법.
  3. 제1항 또는 제2항에 있어서,
    상기 기판(2)의 상기 제2 표면(2b)을 연삭하는 단계 이후에:
    상기 연삭된 제2 표면(2b)의 쪽으로부터 상기 기판(2)에 펄스식 레이저 빔(LB)을 인가하는 단계를 더 포함하고,
    상기 펄스식 레이저 빔(LB)은, 상기 분할 라인(22)의 각각을 따라 상기 기판(2)에 복수의 개질된 영역(23)을 형성하기 위해, 상기 펄스식 레이저 빔(LB)의 초점(P)이 상기 연삭된 제2 표면(2b)으로부터 상기 제1 표면(2a)을 향하는 방향에서 상기 연삭된 제2 표면(2a)으로부터 일정 거리에 위치되는 상태에서, 상기 분할 라인(22)의 각각을 따르는 적어도 복수의 위치에서 상기 기판(2)에 인가되는 것인, 기판(2)을 프로세싱하는 방법.
  4. 제1항 또는 제2항에 있어서,
    상기 기판(2)의 상기 제2 표면(2b)을 연삭하는 단계 이후에:
    상기 연삭된 제2 표면(2b)을 연마(polishing)하는 단계 및 에칭하는 단계 중 적어도 하나를 더 포함하는, 기판(2)을 프로세싱하는 방법.
  5. 제1항 또는 제2항에 있어서,
    상기 기판(2)의 상기 제2 표면(2b)을 연삭하는 단계 이후에:
    적어도 상기 연삭된 제2 표면(2b)에 플라즈마(PL)를 인가하는 단계를 더 포함하는, 기판(2)을 프로세싱하는 방법.
  6. 제5항에 있어서,
    상기 플라즈마(PL)는, 상기 기판(2)이 상기 분할 라인(22)을 따라 분할되도록, 적어도 상기 연삭된 제2 표면(2b)에 인가되는 것인, 기판(2)을 프로세싱하는 방법.
  7. 제1항 또는 제2항에 있어서,
    상기 펄스식 레이저 빔(LB) 또는 상기 펄스식 레이저 빔(LB)들이 인가되는 상기 분할 라인(22)의 각각을 따르는 상기 복수의 위치의 각각에서, 복수의 개질된 영역(23)이 형성되고, 상기 복수의 개질된 영역(23)은 상기 제1 표면(2a)으로부터 상기 제2 표면(2b)을 향하는 방향을 따라 서로의 옆에 배열되는 것인, 기판(2)을 프로세싱하는 방법.
  8. 제7항에 있어서,
    상기 복수의 개질된 영역(23)이 형성되는 상기 분할 라인(22)의 각각을 따르는 상기 복수의 위치의 각각에서, 상기 제2 표면(2b)으로부터 상기 제1 표면(2a)을 향하는 방향에서의 최상위 개질된 영역(23)과 상기 제1 표면(2a) 사이의 거리가 5 ㎛ 내지 100 ㎛의 범위 내에 있는 구성 및 상기 제2 표면(2b)으로부터 상기 제1 표면(2a)을 향하는 방향에서의 최하위 개질된 영역(23)과 상기 제2 표면(2a) 사이의 거리가 5 ㎛ 내지 100 ㎛의 범위 내에 있는 구성 중 적어도 하나가 있는, 기판(2)을 프로세싱하는 방법.
  9. 제1항 또는 제2항에 있어서,
    상기 제1 표면(2a)의 쪽으로부터 상기 기판(2)에 상기 펄스식 레이저 빔(LB)을 인가하는 단계 이전 및 이후 중 적어도 하나에:
    상기 제1 표면(2a)에 내플라즈마 코팅(plasma resistant coating; 90)을 도포하는 단계를 더 포함하는, 기판(2)을 프로세싱하는 방법.
  10. 제9항에 있어서,
    상기 기판(2)의 상기 제2 표면(2b)을 연삭하는 단계 이후에:
    상기 분할 라인(22)을 따라 상기 기판(2)을 분할하는 단계; 및
    상기 분할된 기판(2)의 적어도 상기 제1 표면(2a)에 플라즈마(PL)를 인가하는 단계를 더 포함하는, 기판(2)을 프로세싱하는 방법.
  11. 제1항 또는 제2항에 있어서,
    상기 개질된 영역(23)은 비정질 영역(232) 또는 크랙이 형성되는 영역을 포함하거나, 상기 개질된 영역(23)은 비정질 영역 또는 크랙이 형성되는 영역인 것인, 기판(2)을 프로세싱하는 방법.
  12. 제1 표면(2a) 및 상기 제1 표면(2a)에 반대되는 제2 표면(2b)을 구비하는 기판(2)을 프로세싱하는 방법으로서,
    상기 기판(2)은, 상기 제1 표면(2a) 상에, 복수의 분할 라인(22)에 의해 구획되는 복수의 디바이스(21)를 갖는 디바이스 영역(20)을 구비하고;
    상기 방법은:
    상기 제1 표면(2a)의 쪽 또는 상기 제2 표면(2b)의 쪽으로부터 상기 기판(2)에 펄스식 레이저 빔(LB) - 상기 펄스식 레이저 빔(LB)은, 상기 분할 라인(22)의 각각을 따라 상기 기판(2)에 복수의 개질된 영역(23) 및 복수의 홀(hole) 영역 중 적어도 하나를 형성하기 위해, 상기 분할 라인(22)의 각각을 따르는 적어도 복수의 위치에서 상기 기판(2)에 인가됨 - 을 인가하는 단계; 및
    상기 기판(2)에 상기 개질된 영역(23) 및 상기 홀 영역 중 적어도 하나를 형성한 이후, 상기 복수의 개질된 영역(23) 및 상기 복수의 홀 영역 중 적어도 하나가 형성되어 있는 상기 분할 라인(22)을 따라 연장하는 복수의 그루브(80)를 상기 기판(2)에 형성하기 위해 상기 기판(2)에 플라즈마(PL)를 인가하는 단계
    를 포함하는 것인, 기판(2)을 프로세싱하는 방법.
  13. 제12항에 있어서,
    상기 펄스식 레이저 빔(LB)은 상기 제1 표면(2a)의 쪽으로부터 상기 기판(2)에 인가되고,
    상기 펄스식 레이저 빔(LB)은, 상기 펄스식 레이저 빔(LB)의 초점(P)이 상기 제1 표면(2a) 상에 위치되거나, 상기 펄스식 레이저 빔(LB)의 초점(P)이 상기 제1 표면(2a)으로부터 상기 제2 표면(2b)을 향하는 방향에서 상기 제1 표면(2a)으로부터 일정 거리에 위치되거나, 상기 펄스식 레이저 빔(LB)의 초점(P)이 상기 제1 표면(2a)으로부터 상기 제2 표면(2b)을 향하는 방향에 반대되는 방향에서 상기 제1 표면(2a)으로부터 일정 거리에 위치되는 상태에서, 상기 기판(2)에 인가되는 것인, 기판(2)을 프로세싱하는 방법.
  14. 제12항에 있어서,
    상기 펄스식 레이저 빔(LB)은 상기 제2 표면(2b)의 쪽으로부터 상기 기판(2)에 인가되고,
    상기 펄스식 레이저 빔(LB)은, 상기 펄스식 레이저 빔(LB)의 초점(P)이 상기 제2 표면(2b) 상에 위치되거나, 상기 펄스식 레이저 빔(LB)의 초점(P)이 상기 제2 표면(2b)으로부터 상기 제1 표면(2a)을 향하는 방향에서 상기 제2 표면(2b)으로부터 일정 거리에 위치되거나, 상기 펄스식 레이저 빔(LB)의 초점(P)이 상기 제2 표면(2b)으로부터 상기 제1 표면(2a)을 향하는 방향에 반대되는 방향에서 상기 제2 표면(2b)으로부터 일정 거리에 위치되는 상태에서, 상기 기판(2)에 인가되는 것인, 기판(2)을 프로세싱하는 방법.
  15. 제12항 내지 제14항 중 어느 한 항에 있어서,
    상기 펄스식 레이저 빔(LB) 및 상기 플라즈마(PL)는, 상기 기판(2)의 동일한 쪽으로부터 또는 상기 기판(2)의 양쪽(opposite sides)으로부터 상기 기판(2)에 인가되는 것인, 기판(2)을 프로세싱하는 방법.
  16. 제12항 내지 제14항 중 어느 한 항에 있어서,
    상기 개질된 영역(23)이 비정질 영역(232) 또는 크랙이 형성되는 영역을 포함하거나, 상기 개질된 영역(23)이 비정질 영역 또는 크랙이 형성되는 영역인 구성 및
    상기 홀 영역의 각각이, 개질된 영역 및 상기 펄스식 레이저 빔(LB)이 인가되는 상기 기판(2)의 상기 표면의 쪽으로 개방되는, 상기 개질된 영역 내의 공간으로 구성되는 구성
    중 적어도 하나가 있는, 기판(2)을 프로세싱하는 방법.
  17. 제12항 내지 제14항 중 어느 한 항에 있어서,
    상기 기판(2)에 상기 플라즈마(PL)를 인가하는 것에 의해 상기 기판(2)에 형성되는 상기 그루브(80)는 상기 기판(2b)의 전체 두께를 따라 연장하여, 상기 기판(2)은, 상기 기판(2)에 플라즈마(PL)를 인가하는 것에 의해 상기 분할 라인(22)을 따라 분할되는 것인, 기판(2)을 프로세싱하는 방법.
  18. 제12항 내지 제14항 중 어느 한 항에 있어서,
    상기 펄스식 레이저 빔(LB)이 인가되는 상기 분할 라인(22)의 각각을 따르는 상기 복수의 위치의 각각에서, 복수의 개질된 영역(23)이 형성되고, 상기 복수의 개질된 영역(23)은 상기 기판(2b)의 두께 방향을 따라 서로의 옆에 배열되는 것인, 기판(2)을 프로세싱하는 방법.
  19. 제12항 내지 제14항 중 어느 한 항에 있어서,
    상기 분할 라인(22)의 각각을 따라 상기 기판(2)에 상기 복수의 개질된 영역(23) 및 상기 복수의 홀 영역 중 적어도 하나를 형성하는 것에 의해, 상기 분할 라인(22)의 각각을 따라 상기 기판(2)에서 복수의 개구가 형성되고, 각각의 개구는 상기 펄스식 레이저 빔(LB)이 인가되는 상기 기판(2)의 상기 표면의 쪽으로 개방되거나 또는 상기 펄스식 레이저 빔(LB)이 인가되는 상기 기판(2)의 상기 표면의 쪽에 반대되는 상기 기판(2)의 상기 표면의 쪽으로 개방되는 것인, 기판(2)을 프로세싱하는 방법.
  20. 제19항에 있어서,
    상기 플라즈마(PL)는, 상기 분할 라인(22)의 각각을 따라 상기 기판(2)에 형성되는 상기 개구가 개방되는 쪽인 상기 기판(2)의 상기 표면의 쪽에 인가되는 것인, 기판(2)을 프로세싱하는 방법.
  21. 제12항 내지 제14항 중 어느 한 항에 있어서,
    상기 기판(2)에 상기 개질된 영역(23) 및 상기 홀 영역 중 적어도 하나를 형성하기 이전 및 이후 중 적어도 하나에, 기판 두께를 조정하기 위해, 상기 기판(2)의 상기 제2 표면(2b)을 연삭하는 단계를 더 포함하는, 기판(2)을 프로세싱하는 방법.
  22. 제21항에 있어서,
    상기 기판(2)의 상기 제2 표면(2b)을 연삭하는 단계는, 상기 기판(2)에 상기 개질된 영역(23) 및 상기 홀 영역 중 적어도 하나를 형성한 이후 그리고 상기 플라즈마(PL)를 상기 기판(2)에 인가하기 이전 및 이후 중 적어도 하나에 수행되는 것인, 기판(2)을 프로세싱하는 방법.
  23. 제22항에 있어서,
    상기 기판(2)에 상기 플라즈마(PL)를 인가하는 것에 의해 상기 기판(2)에 형성되는 상기 그루브(80)는 상기 기판(2)의 두께의 일부만을 따라 연장하고, 상기 기판(2)의 상기 제2 표면(2b)을 연삭하는 단계는 상기 기판(2)에 상기 플라즈마(PL)를 인가한 이후에 수행되고, 상기 기판(2)은, 상기 기판(2)의 상기 제2 표면(2b)을 연삭하는 것에 의해 상기 분할 라인(22)을 따라 분할되는 것인, 기판(2)을 프로세싱하는 방법.
  24. 제1항, 제2항, 및 제12항 내지 제14항 중 어느 한 항에 있어서, 상기 기판(2)은 단결정 기판 또는 유리 기판 또는 화합물 기판 또는 다결정질 기판인 것인, 기판(2)을 프로세싱하는 방법.
KR1020180087229A 2017-07-26 2018-07-26 기판을 프로세싱하는 방법 KR102226780B1 (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020200018818A KR102282858B1 (ko) 2017-07-26 2020-02-17 기판을 프로세싱하는 방법

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
DE102017212858.5A DE102017212858A1 (de) 2017-07-26 2017-07-26 Verfahren zum Bearbeiten eines Substrats
DE102017212858.5 2017-07-26

Related Child Applications (1)

Application Number Title Priority Date Filing Date
KR1020200018818A Division KR102282858B1 (ko) 2017-07-26 2020-02-17 기판을 프로세싱하는 방법

Publications (2)

Publication Number Publication Date
KR20190012128A true KR20190012128A (ko) 2019-02-08
KR102226780B1 KR102226780B1 (ko) 2021-03-10

Family

ID=65003874

Family Applications (2)

Application Number Title Priority Date Filing Date
KR1020180087229A KR102226780B1 (ko) 2017-07-26 2018-07-26 기판을 프로세싱하는 방법
KR1020200018818A KR102282858B1 (ko) 2017-07-26 2020-02-17 기판을 프로세싱하는 방법

Family Applications After (1)

Application Number Title Priority Date Filing Date
KR1020200018818A KR102282858B1 (ko) 2017-07-26 2020-02-17 기판을 프로세싱하는 방법

Country Status (6)

Country Link
US (1) US10682728B2 (ko)
JP (2) JP6704957B2 (ko)
KR (2) KR102226780B1 (ko)
CN (2) CN109309047B (ko)
DE (1) DE102017212858A1 (ko)
TW (1) TWI689979B (ko)

Families Citing this family (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP7403960B2 (ja) * 2019-03-13 2023-12-25 太陽誘電株式会社 弾性波デバイスおよびその製造方法、フィルタ並びにマルチプレクサ
DE102019204457B4 (de) 2019-03-29 2024-01-25 Disco Corporation Substratbearbeitungsverfahren
JP7446146B2 (ja) * 2020-04-09 2024-03-08 株式会社ディスコ ウェーハの加工方法
JP2021178338A (ja) * 2020-05-12 2021-11-18 株式会社ディスコ レーザー加工方法
US11646392B2 (en) 2020-06-09 2023-05-09 Nichia Corporation Method of manufacturing light-emitting device
CN113103071B (zh) * 2021-03-22 2022-05-27 深圳市华星光电半导体显示技术有限公司 显示面板及其磨边方法
KR20240065241A (ko) * 2021-10-05 2024-05-14 닛토덴코 가부시키가이샤 보호 시트, 전자부품의 제조 방법, 및 표시 장치의 표시면을 구성하는 유리편의 제조 방법

Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2002205180A (ja) * 2000-09-13 2002-07-23 Hamamatsu Photonics Kk レーザ加工方法
JP2002319554A (ja) * 2001-02-14 2002-10-31 Tokyo Seimitsu Co Ltd ウェーハ分割方法およびウェーハ分割装置
JP2009111147A (ja) * 2007-10-30 2009-05-21 Denso Corp 半導体チップ及びその製造方法
KR20100084542A (ko) * 2007-11-30 2010-07-26 하마마츠 포토닉스 가부시키가이샤 가공대상물 연삭방법
JP2011171382A (ja) * 2010-02-16 2011-09-01 Disco Corp 分割方法
JP2011216913A (ja) * 2002-03-12 2011-10-27 Hamamatsu Photonics Kk 切断起点領域の形成方法
US20160104626A1 (en) * 2014-10-13 2016-04-14 UTAC Headquarters Pte. Ltd. Methods for singulating semiconductor wafer
JP2017069309A (ja) * 2015-09-29 2017-04-06 浜松ホトニクス株式会社 レーザ加工方法及びレーザ加工装置

Family Cites Families (20)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3408805B2 (ja) 2000-09-13 2003-05-19 浜松ホトニクス株式会社 切断起点領域形成方法及び加工対象物切断方法
JP4749799B2 (ja) * 2005-08-12 2011-08-17 浜松ホトニクス株式会社 レーザ加工方法
JP2007214457A (ja) * 2006-02-10 2007-08-23 Tokyo Seimitsu Co Ltd ウェーハ加工装置及び方法
EP2402984B1 (en) 2009-02-25 2018-01-10 Nichia Corporation Method of manufacturing a semiconductor element, and corresponding semicondutor element
JP5491761B2 (ja) * 2009-04-20 2014-05-14 浜松ホトニクス株式会社 レーザ加工装置
JP6121901B2 (ja) * 2010-07-12 2017-04-26 ロフィン−シナー テクノロジーズ インコーポレーテッド レーザーフィラメント形成による材料加工方法
KR101222489B1 (ko) * 2011-03-09 2013-01-15 한국기계연구원 레이저를 이용한 웨이퍼의 국부적 비정질화를 선행한 이방성 에칭방법 및 이를 이용한 다이싱 방법 및 드릴링 방법
KR101207459B1 (ko) * 2011-03-09 2012-12-03 한국기계연구원 레이저로 웨이퍼의 국부적 크랙을 발생시켜 에칭하는 전기장 에칭방법 및 이를 이용한 다이싱 방법 및 드릴링 방법
JP5939752B2 (ja) 2011-09-01 2016-06-22 株式会社ディスコ ウェーハの分割方法
US8845854B2 (en) 2012-07-13 2014-09-30 Applied Materials, Inc. Laser, plasma etch, and backside grind process for wafer dicing
US9299614B2 (en) 2013-12-10 2016-03-29 Applied Materials, Inc. Method and carrier for dicing a wafer
JP6250429B2 (ja) * 2014-02-13 2017-12-20 エスアイアイ・セミコンダクタ株式会社 半導体装置およびその製造方法
US9165832B1 (en) * 2014-06-30 2015-10-20 Applied Materials, Inc. Method of die singulation using laser ablation and induction of internal defects with a laser
US9390993B2 (en) * 2014-08-15 2016-07-12 Broadcom Corporation Semiconductor border protection sealant
JP5862733B1 (ja) * 2014-09-08 2016-02-16 富士ゼロックス株式会社 半導体片の製造方法
DE102015204698B4 (de) 2015-03-16 2023-07-20 Disco Corporation Verfahren zum Teilen eines Wafers
JP2016207737A (ja) * 2015-04-17 2016-12-08 株式会社ディスコ 分割方法
DE102016215473B4 (de) * 2015-09-10 2023-10-26 Disco Corporation Verfahren zum Bearbeiten eines Substrats
JP6524558B2 (ja) * 2016-12-15 2019-06-05 パナソニックＩｐマネジメント株式会社 素子チップの製造方法
US10410924B2 (en) * 2017-01-12 2019-09-10 Panasonic Intellectual Property Management Co., Ltd. Manufacturing process of element chip

Patent Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2002205180A (ja) * 2000-09-13 2002-07-23 Hamamatsu Photonics Kk レーザ加工方法
JP2002319554A (ja) * 2001-02-14 2002-10-31 Tokyo Seimitsu Co Ltd ウェーハ分割方法およびウェーハ分割装置
JP2011216913A (ja) * 2002-03-12 2011-10-27 Hamamatsu Photonics Kk 切断起点領域の形成方法
JP2009111147A (ja) * 2007-10-30 2009-05-21 Denso Corp 半導体チップ及びその製造方法
KR20100084542A (ko) * 2007-11-30 2010-07-26 하마마츠 포토닉스 가부시키가이샤 가공대상물 연삭방법
JP2011171382A (ja) * 2010-02-16 2011-09-01 Disco Corp 分割方法
US20160104626A1 (en) * 2014-10-13 2016-04-14 UTAC Headquarters Pte. Ltd. Methods for singulating semiconductor wafer
JP2017069309A (ja) * 2015-09-29 2017-04-06 浜松ホトニクス株式会社 レーザ加工方法及びレーザ加工装置

Also Published As

Publication number Publication date
JP6833948B2 (ja) 2021-02-24
TW201911397A (zh) 2019-03-16
JP2020025117A (ja) 2020-02-13
JP6704957B2 (ja) 2020-06-03
US20190030648A1 (en) 2019-01-31
CN109309047A (zh) 2019-02-05
TWI689979B (zh) 2020-04-01
CN116230635A (zh) 2023-06-06
DE102017212858A1 (de) 2019-01-31
JP2019050357A (ja) 2019-03-28
KR102226780B1 (ko) 2021-03-10
KR20200019929A (ko) 2020-02-25
CN109309047B (zh) 2023-05-26
KR102282858B1 (ko) 2021-07-27
US10682728B2 (en) 2020-06-16

Similar Documents

Publication Publication Date Title
KR102282858B1 (ko) 기판을 프로세싱하는 방법
JP6567636B2 (ja) 基板加工方法
KR101979074B1 (ko) 기판 처리 방법
US8148240B2 (en) Method of manufacturing semiconductor chips
JP6345742B2 (ja) 基板処理方法
US20060079155A1 (en) Wafer grinding method
JP2020178123A (ja) 基板を処理する方法
US10373855B2 (en) Method for processing a wafer and method for processing a carrier
JP2011171382A (ja) 分割方法
TW201935549A (zh) 晶圓之加工方法
JP2007207871A (ja) 複数の半導体装置を備えた半導体ウェハ
JP2011134799A (ja) 半導体装置の製造方法
JP2011129709A (ja) 半導体装置の製造方法

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
A107 Divisional application of patent
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant