JP3539934B2 - ウェーハ分割方法およびウェーハ分割装置 - Google Patents
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Description
【発明の属する技術分野】
本発明は、半導体装置、特に極薄半導体装置を形成するためのウェーハ分割方法およびウェーハ分割装置に関する。
【0002】
【従来の技術】
半導体装置の製造分野においては、基板、例えばシリコン・ウェーハ上に半導体素子を形成し、次いで基板を切断することにより所望の半導体装置を形成している。通常、このような半導体装置はパッケージ内に組み込まれて使用される。
【0003】
例えば特開昭63−117445号公報においては、基板のパターン形成面(半導体素子が形成されている基板の表面)から裏面付近までダイシングを行って溝を形成し、半導体素子をエッチング液から保護するための保護層をパターン形成面に形成した後に、エッチングすることにより半導体装置を分離するウェーハ加工方法が開示されている。
【0004】
この加工方法により形成される半導体装置の厚さは基板の厚さにほぼ等しいか、またはこれよりわずかに小さい。従って、この加工方法により得られる半導体装置を組み入れたパッケージの厚さは、通常は半導体素子形成前の基板の厚さよりも大きくなる。
【0005】
しかしながら、現在では実装密度を高めるため、例えば半導体装置をICカードなどに組み入れるために極薄の半導体装置が要求されている。このような極薄半導体装置を得るためには、半導体素子を形成した後に基板、例えば、シリコン・ウェーハの厚さ部分を除去する必要がある。前述した加工方法によっても極薄の半導体装置を形成することは可能であるが、厚さ部分を除去するために必要とされるエッチング時間は極めて長いので現実的でない。さらに、保護層とパターン形成面との間に密着不良部分が存在する場合には、パターン形成面にエッチング液が浸入し、半導体素子を破損させる場合がある。従ってエッチング時間を比較的短くする必要がある。
【0006】
前述したように例えばICカード内に組入れ可能な極薄の半導体装置を形成するために、基板の厚さ部分を除去する必要がある。例えば特開平第11−40520号公報は、基板の厚さ部分を研削して厚みを小さくしつつ基板から半導体装置を分離する分離方法を開示している。この方法においては、基板のパターン形成面から、要求される半導体の厚さよりも深い位置まで溝を形成し(ダイシング)、次いで基板の裏面から前述した溝の底部まで基板を研削することにより半導体装置を分離している。
【0007】
【発明が解決しようとする課題】
しかしながら、前述したウェーハ分離方法においては、基板を研削することによって基板を複数の半導体装置に分離しているので、形成された半導体装置の底面は研削された基板の底面である。基板の底面が研削面であるので、図4に示すように、このような研削面には加工変質層、すなわち脆性破壊層150が生じている。また、従来技術のウェーハ分離方法によって研削された半導体装置の底端部にはチッピング160が発生している場合がある。このように脆性破壊層またはチッピングが存在することによって、半導体装置実装時における密着性が低下しうる。さらに、半導体装置の側面はダイシングにより形成されているので、側面にも脆性破壊層170が存在しうる。このように脆性破壊層が存在していることによって、半導体装置の組み付け時に応力を加えることによりクラックが成長して半導体装置が破損する場合がある。また、研削面の表面粗さは1マイクロメートル程度であるので、さらに小さい表面粗さ、例えば0.1マイクロメートル程度の表面粗さが要求される場合には、研削加工により半導体素子を基板から分離するのは適当でない。
【0008】
従って、半導体装置の底面および側面に存在する脆性破壊層を除去することにより、強度の高い極薄半導体装置を形成する必要がある。
【0009】
【課題を解決するための手段】
請求項1に記載の発明によれば、表面に複数の半導体素子が設けられたウェーハを分割するウェーハ分割方法において、該ウェーハの表面に要求される半導体装置の厚さにほぼ等しい深さの複数の溝を形成し、前記ウェーハの前記表面上に前記半導体素子を保持するための保持部材を配置し、前記溝の底部に到達する直前まで前記ウェーハの裏面を研削し、前記研削作用により形成された研削面を研磨し、それにより前記ウェーハを個々の半導体装置に分割するウェーハ分割方法を提供する。前記ウェーハを前記ウェーハの裏面から厚さ方向に向かって研削する研削距離は、前記ウェーハの厚さから前記溝の深さを減じた値よりも小さい。
【0010】
請求項2に記載の発明によれば、表面に複数の半導体素子が設けられたウェーハを分割するウェーハ分割方法において、該ウェーハの表面に要求される半導体装置の厚さにほぼ等しい深さの複数の溝を形成し、前記ウェーハの前記表面上に前記半導体素子を保持するための保持部材を配置し、前記溝の底部に到達する直前まで前記ウェーハの裏面を研削し、前記研削作用により形成された研削面をエッチングし、それにより前記ウェーハを個々の半導体装置に分割するウェーハ分割方法を提供する。エッチングには、ドライエッチング、例えばプラズマエッチング、もしくはウェットエッチング、例えば浸漬式エッチングまたはエッチング液を基板に噴射しつつ基板を回転させるスピンナー式エッチングを採用できる。
【0011】
請求項3に記載の発明によれば、表面に複数の半導体素子が設けられたウェーハを分割するウェーハ分割方法において、該ウェーハの表面に要求される半導体装置の厚さにほぼ等しい深さの複数の溝を形成し、前記ウェーハの前記表面上に前記半導体素子を保持するための保持部材を配置し、前記溝の底部に到達する直前まで前記ウェーハの裏面を研削し、前記研削作用により形成された研削面を研磨した後にエッチングすることにより前記ウェーハを個々の半導体装置に分割するウェーハ分割方法を提供する。
【0012】
請求項4に記載の発明によれば、表面に複数の半導体素子が設けられたウェーハを分割するウェーハ分割方法において、該ウェーハの表面に要求される半導体装置の厚さにほぼ等しい深さの複数の溝を形成し、前記ウェーハの前記表面上に前記半導体素子を保持するための保持部材を配置し、前記ウェーハの裏面と前記溝の底部との間をレーザ加工し、それにより前記ウェーハを個々の半導体装置に分割するウェーハ分割方法を提供する。
【0013】
請求項5に記載の発明によれば、前記レーザ加工を行う前に、さらに、前記溝の底部に到達する直前まで前記ウェーハの裏面を研削することもできる。
請求項6に記載の発明によれば、前記ウェーハの裏面および前記溝の底部のうちの少なくとも一方からレーザを照射することにより前記レーザ加工を行うようにした。請求項6に記載の発明によって、作業時間を短くすることができる。
【0014】
請求項7に記載の発明によれば、複数の半導体素子が設けられた表面を有していて該表面には要求される半導体装置の厚さにほぼ等しい深さを有する複数の溝が形成されているウェーハを分割するウェーハ分割装置において、前記溝の底部に到達する直前まで前記ウェーハの裏面を研削する研削手段と、前記研削作用により形成された研削面を研磨する研磨手段とを具備し、前記研削面を研磨することにより前記ウェーハを個々の半導体装置に分割するウェーハ分割装置を提供する。前述したように、前記ウェーハを前記ウェーハの裏面から厚さ方向に向かって研削するを研削距離は、前記ウェーハの厚さから前記溝の深さを減じた値よりも小さい。
【0015】
請求項8に記載の発明によれば、複数の半導体素子が設けられた表面を有していて該表面には要求される半導体装置の厚さにほぼ等しい深さを有する複数の溝が形成されているウェーハを分割するウェーハ分割装置において、前記溝の底部に到達する直前まで前記ウェーハの裏面を研削する研削手段と、前記研削作用により形成された研削面をエッチングするエッチング手段とを具備し、前記研削面をエッチングすることにより前記ウェーハを個々の半導体装置に分割するウェーハ分割装置を提供する。
【0016】
請求項9に記載の発明によれば、複数の半導体素子が設けられた表面を有していて該表面には要求される半導体装置の厚さにほぼ等しい深さを有する複数の溝が形成されているウェーハを分割するウェーハ分割装置において、前記溝の底部に到達する直前まで前記ウェーハの裏面を研削する研削手段と、前記研削作用により形成された研削面を研磨する研磨手段と、前記研磨作用により形成された被研磨面をエッチングするエッチング手段とを具備し、前記研削面を研磨した後にエッチングすることにより前記ウェーハを個々の半導体装置に分割するウェーハ分割装置を提供する。
【0017】
請求項10に記載の発明によれば、複数の半導体素子が設けられた表面を有していて該表面には要求される半導体装置の厚さにほぼ等しい深さを有する複数の溝が形成されているウェーハを分割するウェーハ分割装置において、前記ウェーハの裏面と前記溝の底部との間をレーザ加工するレーザ加工手段とを具備し、前記ウェーハの裏面と前記溝の底部との間をレーザ加工することにより前記ウェーハを個々の半導体装置に分割するウェーハ分割装置を提供する。
【0018】
請求項11に記載の発明によれば、前記レーザ加工を行う前に、さらに、前記溝の底部に到達する直前まで前記ウェーハの裏面を研削する研削手段を具備している。
請求項12に記載の発明によれば、前記レーザ加工手段によって前記ウェーハの裏面および前記溝の底部のうちの少なくとも一方からレーザを照射するようにした。請求項12に記載の発明によって作業時間を短くすることができる。
【0019】
【発明の実施の形態】
図1に基づいて本発明の第一の実施形態を説明する。
図1(a)において、複数の半導体素子10が厚さLを有する基板20、例えばシリコン・ウェーハの表面(パターン形成面)29に形成されており、これら半導体素子10はパターン形成面29上において互いに等間隔に整列されている。さらに、基板20のパターン形成面29は、ダイシング装置(図示しない)によって形成された複数の溝30を含んでいる。図から分かるように、ダイシングにより形成される複数の溝30は複数の半導体素子10の間に形成されており、パターン形成面29から溝の底部39までの距離、すなわち溝30の深さL3は、要求される極薄半導体装置の厚さにほぼ等しいか、またはこれよりもわずかに大きい。このように基板に、基板の厚さ部分の約50%から70%の溝、すなわち切込みを入れ、後の工程で極薄半導体装置を分割する分割方法をハーフカット法と呼ぶ。図1(a)においては、隣り合う溝30の間に一つの半導体素子10が設けられているが、隣り合う溝30の間に複数の半導体素子10を設けることもできる。
【0020】
次いで、図1(b)に示すように、保持層形成装置(図示しない)によって、複数の極薄半導体装置11が形成されるときにこれらを保持するための適切な保持層40を基板20のパターン形成面29に形成する。保持層40は例えばラミネート装置により粘着性の樹脂製フィルムをパターン形成面に付加するか、または液状樹脂をパターン形成面に塗布することにより形成される。後述するように、保持層40は研削時およびエッチング時に半導体素子10を保護する役目を果たす。
【0021】
次いで、図1(b)および図1(c)から分かるように、半導体素子10が形成されていない基板20の裏面21を研削装置(図示しない)により研削する。このように裏面を研削する研削装置をバックグラインダと呼ぶ。本発明における研削作用は、パターン形成面を下方に向けた状態で回転可能な吸着チャック(図示しない)上に基板20を吸着させ、基板20の裏面21上に研削装置を下降させることにより研削を行うインフィード方式である。当然のことながら、他の研削方式、例えばテーブル上において複数の基板を回転運動させつつ研削装置を回転させるクリープフィード方式を採用することもできる。保持層40が半導体素子10と吸着チャックの吸着面との間に介在しているので、基板20のパターン形成面29、従って半導体素子10が吸着チャックに直接的に接触せず、従って、半導体素子10を保護することができる。研削装置によって基板20を裏面21からパターン形成面29に向かって研削する。この研削作用を基板20の裏面21から厚さL1だけ行う。すなわち、研削装置によって、前記溝の底部39に到達する直前まで前記ウェーハの裏面を研削する。ここで、研削されるべき基板の厚さL1と要求される半導体装置の厚さL3とを加えた値は研削前の基板の厚さLよりも小さい。従って研削終了時には厚さL2の部分が溝30の底部39と研削面22との間に残る。基板20の裏面を研削することにより、研削面22(裏面)には加工変質層、すなわち脆性破壊層が生じている。
【0022】
次いで、基板20を洗浄した後、図1(c)および図1(d)から分かるように、基板20の研削面22を研磨することにより基板20を厚さL2だけさらに除去する。前述したように、本実施形態においては、化学研磨剤を含有する研磨加工液を用いる研磨装置による研磨方式を採用している。基板を厚さL2だけ除去することにより、溝30の底部39が取り除かれるので、基板20は図1(e)に示すように複数の極薄半導体装置11に分割される。研削面22を研磨することにより、研削面22に存在していた脆性破壊層が除去されるので、極薄半導体装置11の実装時における密着性を高めると共に極薄半導体装置の強度を高めることができる。また、形成される極薄半導体装置11の底面の表面粗さは、研削作用により分割される従来技術の極薄半導体装置の底面の表面粗さよりも小さい。さらに、研削作用により基板を分割する場合には極薄半導体装置の底端部にチッピングが生じうるが、本実施形態のように研磨作用により基板20を分割する場合には、チッピングの発生が少ないかまたはチッピングが発生しない。それゆえ、極薄半導体装置実装時における密着性を高めることができる。
【0023】
基板を厚さL2だけ除去することにより、底部39が取り除かれるので、研磨作用に用いられる研磨加工液が溝30の側面、すなわち形成されるべき極薄半導体装置11の側部に到達しうる。それにより、極薄半導体装置11の側部に存在する脆性破壊層も部分的に除去できる。従って、極薄半導体装置11を実装するときに加えられる応力によって極薄半導体装置11が破損する危険性を少なくすると共に極薄半導体装置11の強度を高めることができる。研磨作用後にも基板を洗浄し、研磨加工液を基板から除去する。
【0024】
本発明の別の実施形態においては、研磨作用の代わりにエッチングすることにより基板20を厚さL2だけ除去する。エッチング装置には、ドライエッチング装置、例えばプラズマエッチング装置、もしくはウェットエッチング装置、例えば浸漬式エッチング装置またはエッチング液を基板に噴射しつつ基板を回転させるスピンナー式エッチング装置を採用することができる。エッチング時には、半導体素子10は保持層40によってエッチング液から保護されている。この場合にも、基板20の研削面22が腐食されるので研削面に含まれる脆性破壊層を同様に除去することができる。底部39が取り除かれた後には、エッチング液が形成されるべき極薄半導体装置11の側部31に到達できて側部を腐食する(図2)。これにより、形成されるべき極薄半導体装置11の側部31(点線で示す)が腐食されることにより、新生面32(実線で示す)が露出するようになる。従って、研磨作用を採用する場合よりも、溝30の側面に存在する脆性破壊層を容易に除去することができる。従って、極薄半導体装置11を実装するときに加えられる応力により、極薄半導体装置11が破損する危険性をさらに少なくすると共に極薄半導体装置11の強度をさらに高めることができる。エッチング工程後には基板を洗浄してエッチング液を除去する。
【0025】
本発明のさらに別の実施形態においては、研削作用により裏面が研削された基板20を研磨した後にエッチングを行うことにより、基板20を複数の極薄半導体装置11に分割する。エッチングのみによって基板20を厚さL2だけ除去する場合には比較的長時間を要するが、本実施形態の場合には研磨作用により厚さL2の部分が除去されるので作業時間が少なくてすむと共に、エッチング液が側面に到達するので溝30の側面に存在する脆性破壊層も除去することが可能となる。従って、極薄半導体装置11の強度が同様に高められる。エッチング作用前には基板20を洗浄するのが好ましく、これにより基板20のぬれ性を高めてエッチング効果を高めることができる。エッチング工程後にも基板を洗浄してエッチング液を基板から除去する。
【0026】
図3に基づいて本発明の第二の実施形態を説明する。
図3(a)においては図1(a)と同様に、厚さLの基板20には、複数の半導体素子10およびこれら半導体素子10の間に設けられた深さL6の複数の溝30が形成されている。
【0027】
次いで、前述した第一の実施形態と同様に、基板20のパターン形成面29に保持層40を形成(図3(b))した後に、図3(c)に示すように基板20を裏面21から厚さL4だけ研削する。すなわち、適切な研削装置によって前記溝の底部38に到達する直前まで前記ウェーハの裏面を研削する。従って、基板20の厚さL5の部分が残る。次いで、基板20を洗浄した後、図3(c)および図3(d)から分かるように、レーザ加工装置、例えばレーザビームトーチ(図示しない)を使用して基板20を溝加工する。溝加工によって溝30の底部38と研削面22との間における基板20の厚さL5の部分が除去される。次いで、適切な制御装置を用いてレーザ光照射部を、複数の溝30からなるパターンと同一のパターンを形成するように移動させる。これにより図3(d)に示すように、基板20を複数の極薄半導体装置11に分割することができる。前述したレーザ光照射作用を、基板20のパターン形成面29および研削面22のうちの少なくとも一方から行うことができる。しかしながら、研削面22側からレーザ光を照射する場合には、レーザ光により形成されるパターンが溝30のパターンに適合するように基板20を研削面22側から正確に位置合わせする必要があるので、パターン形成面29側から位置合わせしてパターン形成面29側からレーザ光を照射するのが好ましい。当然のことながら、パターン形成面29および研削面22の両方からレーザ光を照射することにより基板20を溝加工するか、または基板20を複数の極薄半導体装置11に分割することができる。レーザ光を両面から照射する場合には基板20を溝加工または分割するのに要する時間を少なくすることができる。さらに、レーザ加工装置に使用される補助ガス(不活性ガス)によって基板20をレーザ加工することにより生じうる粒子がパターン形成面および裏面に付着するのを妨げることもできる。
【0028】
本実施形態においては、レーザ光により基板20、例えばシリコン・ウェーハが溶融するので、溝30の側面は酸化膜、例えば二酸化珪素によって被覆される。従って、本実施形態により形成される極薄半導体装置の側面は、脆性破壊層が形成されている従来技術の極薄半導体装置の側面の場合よりも平滑になっており、極薄半導体装置の強度を高めることができる。基板20の裏面における研削加工を行うことなしに、基板20の裏面21を直接的にレーザ加工することもできる。
【0029】
【発明の効果】
各請求項に記載の発明によれば、脆性破壊層の存在しない底面を備えていて強度の高い極薄半導体装置を形成すると共に半導体装置実装時の密着性を高めることができるという共通の効果を奏しうる。
【0030】
さらに、請求項1および7に記載の発明によれば、形成される極薄半導体装置の側面にも脆性破壊層が存在しないようにできるという効果を奏しうる。
さらに、請求項2および8に記載の発明によれば、形成される極薄半導体装置の側面にも脆性破壊層がさらに存在しないようにできるという効果を奏しうる。
さらに、請求項3および9に記載の発明によれば、極薄半導体装置を分離させる時間を短くすることができると共に、脆性破壊層がさらに存在しない底面と側面とを備えた極薄半導体装置を形成できるという効果を奏しうる。
【0031】
さらに、請求項4および10に記載の発明によれば、レーザによってウェーハが溶融して酸化膜が形成されるので、脆性破壊層が存在しない側面を備えた極薄半導体装置を形成できるという効果を奏しうる。
さらに、請求項5および11に記載の発明によれば、極薄半導体装置をさらに容易に形成することができるという効果を奏しうる。
さらに、請求項6および12に記載の発明によれば、基板を溝加工または基板を極薄半導体装置に分割するのに要する時間を少なくできるという効果を奏しうる。
【図面の簡単な説明】
【図1】本発明の第一の実施形態のウェーハ分割方法を示す工程図である。
【図2】溝の側面に形成された脆性破壊層が除去された状態を示している基板の拡大断面図である。
【図3】本発明の第二の実施形態のウェーハ分割方法を示す工程図である。
【図4】溝の側面に形成された脆性破壊層を示す基板の拡大断面図である。
【符号の説明】
10…半導体素子
11…極薄半導体装置
20…基板
21…裏面
22…研削面
29…パターン形成面
30…溝
39…溝の底部
40…保持層
Claims (2)
- 表面に複数の半導体素子が設けられたウェーハを分割するウェーハ分割方法において、該ウェーハの表面に要求される半導体装置の厚さにほぼ等しい深さの複数の溝を形成し、
前記ウェーハの前記表面上に前記半導体素子を保持するための保持部材を配置し、
前記溝の底部に到達する直前まで前記ウェーハの裏面を研削し、
前記研削作用により形成された脆性破壊層を含む研削面を研磨し、
前記研磨作用により形成された前記脆性破壊層を含む被研磨面をエッチングすることによって、前記脆性破壊層を除去すると共に前記ウェーハを個々の半導体装置に分割するウェーハ分割方法。 - 複数の半導体素子が設けられた表面を有していて該表面には要求される半導体装置の厚さにほぼ等しい深さを有する複数の溝が形成されているウェーハを分割するウェーハ分割装置において、
前記溝の底部に到達する直前まで前記ウェーハの裏面を研削する研削手段と、
前記研削作用により形成された脆性破壊層を含む研削面を研磨する研磨手段と、
前記研磨作用により形成された前記脆性破壊層を含む被研磨面をエッチングすることによって、前記脆性破壊層を除去すると共に前記ウェーハを個々の半導体装置に分割するエッチング手段とを具備するウェーハ分割装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2001124955A JP3539934B2 (ja) | 2001-02-14 | 2001-04-23 | ウェーハ分割方法およびウェーハ分割装置 |
Applications Claiming Priority (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2001-37422 | 2001-02-14 | ||
JP2001037422 | 2001-02-14 | ||
JP2001124955A JP3539934B2 (ja) | 2001-02-14 | 2001-04-23 | ウェーハ分割方法およびウェーハ分割装置 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2002319554A JP2002319554A (ja) | 2002-10-31 |
JP3539934B2 true JP3539934B2 (ja) | 2004-07-07 |
Family
ID=26609398
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2001124955A Expired - Fee Related JP3539934B2 (ja) | 2001-02-14 | 2001-04-23 | ウェーハ分割方法およびウェーハ分割装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP3539934B2 (ja) |
Families Citing this family (12)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2003007649A (ja) * | 2001-06-18 | 2003-01-10 | Disco Abrasive Syst Ltd | 半導体ウェーハの分割方法 |
JP4669162B2 (ja) * | 2001-06-28 | 2011-04-13 | 株式会社ディスコ | 半導体ウェーハの分割システム及び分割方法 |
JP2004311576A (ja) * | 2003-04-03 | 2004-11-04 | Toshiba Corp | 半導体装置の製造方法 |
JP2004327708A (ja) * | 2003-04-24 | 2004-11-18 | Sanyo Electric Co Ltd | 半導体装置およびその製造方法 |
JP4234630B2 (ja) | 2003-05-29 | 2009-03-04 | 古河電気工業株式会社 | 貫通構造を有する薄膜化回路基板の製造方法と保護用粘着テープ |
JP4566626B2 (ja) * | 2004-06-09 | 2010-10-20 | 株式会社石川製作所 | 半導体基板の分断方法および半導体チップの選択転写方法 |
JP4564351B2 (ja) * | 2004-12-28 | 2010-10-20 | パナソニック株式会社 | 半導体ウェーハの分割方法、研削装置および半導体ウェーハ分割システム |
JP4564393B2 (ja) * | 2005-04-11 | 2010-10-20 | パナソニック株式会社 | 半導体固片の仕上げ加工方法 |
JP4731244B2 (ja) * | 2005-08-11 | 2011-07-20 | 株式会社ディスコ | ウエーハの分割方法 |
JP2012064961A (ja) * | 2011-11-08 | 2012-03-29 | Panasonic Corp | 電子部品の製造方法 |
JP6566703B2 (ja) * | 2015-04-27 | 2019-08-28 | 株式会社ディスコ | デバイスチップの製造方法 |
DE102017212858A1 (de) | 2017-07-26 | 2019-01-31 | Disco Corporation | Verfahren zum Bearbeiten eines Substrats |
-
2001
- 2001-04-23 JP JP2001124955A patent/JP3539934B2/ja not_active Expired - Fee Related
Also Published As
Publication number | Publication date |
---|---|
JP2002319554A (ja) | 2002-10-31 |
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Legal Events
Date | Code | Title | Description |
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A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20031217 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20040224 |
|
A61 | First payment of annual fees (during grant procedure) |
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|
R150 | Certificate of patent (=grant) or registration of utility model |
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|
R250 | Receipt of annual fees |
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FPAY | Renewal fee payment (prs date is renewal date of database) |
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LAPS | Cancellation because of no payment of annual fees |