KR100424421B1 - 기판의앞면을보호하면서반도체기판의후면을데미지에칭하는방법 - Google Patents

기판의앞면을보호하면서반도체기판의후면을데미지에칭하는방법 Download PDF

Info

Publication number
KR100424421B1
KR100424421B1 KR1019960004025A KR19960004025A KR100424421B1 KR 100424421 B1 KR100424421 B1 KR 100424421B1 KR 1019960004025 A KR1019960004025 A KR 1019960004025A KR 19960004025 A KR19960004025 A KR 19960004025A KR 100424421 B1 KR100424421 B1 KR 100424421B1
Authority
KR
South Korea
Prior art keywords
substrate
etching
damage
wafer
microwave
Prior art date
Application number
KR1019960004025A
Other languages
English (en)
Other versions
KR960032631A (ko
Inventor
요제프 마투니
Original Assignee
지멘스 악티엔게젤샤프트
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 지멘스 악티엔게젤샤프트 filed Critical 지멘스 악티엔게젤샤프트
Publication of KR960032631A publication Critical patent/KR960032631A/ko
Application granted granted Critical
Publication of KR100424421B1 publication Critical patent/KR100424421B1/ko

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
    • H01L21/304—Mechanical treatment, e.g. grinding, polishing, cutting
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
    • H01L21/306—Chemical or electrical treatment, e.g. electrolytic etching
    • H01L21/308—Chemical or electrical treatment, e.g. electrolytic etching using masks
    • H01L21/3083—Chemical or electrical treatment, e.g. electrolytic etching using masks characterised by their size, orientation, disposition, behaviour, shape, in horizontal or vertical plane
    • H01L21/3086—Chemical or electrical treatment, e.g. electrolytic etching using masks characterised by their size, orientation, disposition, behaviour, shape, in horizontal or vertical plane characterised by the process involved to create the mask, e.g. lift-off masks, sidewalls, or to modify the mask, e.g. pre-treatment, post-treatment
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
    • H01L21/306—Chemical or electrical treatment, e.g. electrolytic etching
    • H01L21/308—Chemical or electrical treatment, e.g. electrolytic etching using masks
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
    • H01L21/306—Chemical or electrical treatment, e.g. electrolytic etching
    • H01L21/308—Chemical or electrical treatment, e.g. electrolytic etching using masks
    • H01L21/3081—Chemical or electrical treatment, e.g. electrolytic etching using masks characterised by their composition, e.g. multilayer masks, materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Power Engineering (AREA)
  • Drying Of Semiconductors (AREA)
  • Mechanical Treatment Of Semiconductor (AREA)
  • Dicing (AREA)
  • ing And Chemical Polishing (AREA)
  • Weting (AREA)

Abstract

개별 칩으로 절삭하기 전에, 에칭가스에 플루오르 화합물을 사용하면서 마이크로파 또는 고주파 여기된 다운 스트림 플라즈마 에칭방법으로서 얇게 연삭된 기판의 데미지 에칭을 수행한다. 이로인해 연삭된 후면에서 뿐만 아니라 절삭에지에서의 스트레스 및 장애가 제거될 수 있다.

Description

기판의 앞면을 보호하면서 반도체 기판의 후면을 데미지 에칭하는 방법
본 발명은 개별 칩으로 절삭하기 위해서, 기판을 얇게 연삭하고, 연삭 공정에서 야기된 기판 후면상의 데미지 구역을, 기판 앞면을 보호하면서 절삭 전에 에칭함으로써 다시 제거하는 방식으로 구성된, 디스크형 반도체 기판상에 고집적 회로를 만드는 방법에 관한 것이다.
반도체 소자를 가진 실리콘 기판의 제조 공정 종료시 기판을 얇게 연삭한 다음 개별 칩으로 절삭한다. 상기 연삭공정은 미세한 균열을 갖는, 스트레스를 받는 실리콘 표면을 기판의 후면상에 남긴다. 기판이 매우 얇게 연산되면(예컨대, 칩카드<200㎛), 기판은 후속하는 절삭시 또는 그것으로 인해 매우 쉽게 파괴될 수 있다. 이 경우, 절삭 자체에 의해 절삭에지에 생기는 장애 및 스트레스가 문제가 된다.
제어되지 않고 너무 일찍 파괴되는 것을 방지하기 위해, 지금까지는 통상적으로 기판 후면을 습식에칭으로 수 마이크로미터 정도 에칭함으로써 스트레스를 야기시키는 데미지 구역을 제거한다. 이 경우, 기판 앞면은 통상적으로 두꺼운(약 100㎛) 필름에 의해 보호된다. 상기 필름은 기판의 가장자리에서도 완전히 코팅되므로, 가장자리 칩의 파괴를 방지하기 위해 필름을 제공하기 전에 습식 에칭에 의한 기판의 부가 코팅이 필요없다.
그러나, 이 방법은 중대한 단점을 갖는다 : 후면의 습식 에칭후에 화학약품을 재차 세척해야 하고, 웨이퍼를 건조시켜야 하는데, 이것은 기판이 얇게 연삭된 경우 웨이퍼의 파손을 야기시킬 수 있다. 또한, 환경보호의 이유로 습식 화학적 방법을 가급적 피해져야 한다. 절삭 에지에서의 스트레스 및 장애를 제거할 수 있는 방법이 지금까지는 없었는데, 그 이유는 습식 화학적 실리콘 에칭 수단이 보호되지 않은 알루미늄 패드를 부식시킬 것이기 때문이다.
본 발명의 목적은 전술한 단점이 없는 방법을 제공하는 것이다.
상기 목적은 본 발명에 따라 전술한 방식의 방법에 있어서, 에칭가스로 플루오르 화합물을 사용하면서 마이크로파 또는 고주파 여기된 다운 스트림 플라즈마 에칭방법으로서 에칭을 수행함으로써 달성된다.
본 발명의 개선점은 특허청구 범위의 종속항에 제시된다.
본 발명의 실시예를 첨부된 도면을 참고로 보다 상세히 설명하면 하기와 같다.
본 발명에 따른 방법에서는 기존의 플라즈마 에치 장비, 에컨대 Tokuda CDE7, CDE 8 또는 Gasonics IPC로 에칭할 수 있다. 또한, 본 발명에 따른 방법은 저렴하고 환경공해가 적으며, 기판의 기계적 스트레스면에서 볼때도 습식 화학적 에칭에서 보다 양호한 처리가 이루어진다.
여기서 요점은 도면에 나타난다(마이크로파 실시예): 기판 앞면이 필름으로 보호되면, 통상적으로 웨이퍼는 하부를 마주보면서 하부로 이송되고 상부로부터 에칭된다. 물론, 얇게 연삭된 기판을 기계적으로 보호하면서 처리하는 에칭장비가 바람직하다. 이것은 예컨대, 에칭장치가 이송장치로서 설계되고, 공급 챔버에서 전체 트레이가 서서히 펌핑되거나 또는 통풍될 수 있는 한편, 다른 트레이가 처리되는 경우이다.
기판 후면상의 실리콘을 에칭하기 위해, 여러 가지 마이크로파 또는 고주파 플라즈마 공정이 이용될 수 있다. 이것은 CF4/O2화학 뿐만 아니라 NF3또는 SF6/O2/N2(N2O) 화학적으로 이루어질 수 있다. 지금까지는 항상 수 ㎛가 제거되어야 하므로, 플라즈마 에칭 방법은 긴 에칭시간으로 인해 비경제적이라는 것이 전제되었다. 본 발명에 따른 에칭은 습식 에칭에서와는 달리 바람직하게는 손상된 장소에서 또는 스트레스 선을 따라 이루어지기 때문에, 기판으로부터 또는 절삭 에지로부터 스트레스를 제거하기 위해 단지 짧은 에칭 시간만이 필요하다(약 200nm의 제거시 연삭 방법 및 에칭 화학에 따라 10초 내지 4분). 전자는 기판 휨의 측정을 통해 제어될 수 있다. 제어된 과도 에칭은 그것의 종말점에서 스트레스 균열을 라운딩하므로, 필요한 파괴 강도가 얻어진다.
플라즈마 발생 챔버 및 시료의 분리 때문에, 기판이 전기장 또는 이온에 이해 스트레스를 받지 않는다고 공지된, 즉 실제로 순수한 화학적 에칭이 이루어지는 화학적 다운 스트림 에칭에서는, 전술한 방식으로 가장자리 소자의 보호를 위한 기판 앞면의 부가 코팅이 더 이상 필요없다. 이것이 필름의 접착 문제 때문에 에칭 가스에 적용되어야 하는 경우에도, 전술한 짧은 에칭시간내에 패드내의 알루미늄이 전혀 부식되지 않으며, 두꺼운 산화물/질화물 보호층은 높은 선택적으로 인해 단지 미미하게만 부식된다. 동일한 이유 때문에, 칩표면이 보호되지 않은 경우에도 절삭에지가 전술한 방법으로 데미지 에칭될 수 있다.
앞면 필름이 완전히 생략되어야 하면, 독일 특허출원 제 44 05 667.2호에 개시된 앞면 보호 방법이 사용될 수 있다. 이 경우, 앞면 보호는 그위로 흐르는 중성 가스에 의해 이루어진다. 상기 중성 가스는 에칭가스 입자의 침투를 방지한다.
제 1도는 본 발명에 따른 방법을 실시하는데 적합한 개별 기판 에칭 장치의 개략적인 단면도.

Claims (4)

  1. 개별 칩으로 절삭하기 위해서, 기판을 얇게 연삭하고, 상기 연삭 공정에서 야기된 기판 후면상의 데미지 구역을, 기판 앞면을 보호하면서 절삭 전에 에칭함으로써 다시 제거하는 방식으로 구성된, 웨이퍼 형태의 실리콘 기판상에 고집적 회로를 제조하는 방법으로서,
    상기 절삭전 에칭은 에칭가스에 플루오르 화합물을 이용한 마이크로파 또는 고주파 여기된 다운스트림 플라즈마 에칭 방법에 의해 수행되며 약 200 nm 의 물질이 제거되는 웨이퍼 형태의 실리콘 기판상에 고집적 회로를 제조하는 방법.
  2. 제 1항에 있어서,
    상기 기판의 앞면은 그 위로 흐르는 중성 가스에 의해 보호되는 것을 특징으로 하는 웨이퍼 형태의 실리콘 기판상에 고집적 회로를 제조하는 방법.
  3. 제 1항 또는 제 2항에 있어서,
    상기 에칭은 상기 기판의 모든 절삭 에지에서 이루어지는 것을 특징으로 하는 웨이퍼 형태의 실리콘 기판상에 고집적 회로를 제조하는 방법.
  4. 제 1항 내지 2항 중 어느 한 항에 있어서,
    상기 에칭은 이루어지는 시간이 10초 내지 4분 사이로 선택되는 것을 특징으로 하는 웨이퍼 형태의 실리콘 기판상에 고집적 회로를 제조하는 방법.
KR1019960004025A 1995-02-21 1996-02-21 기판의앞면을보호하면서반도체기판의후면을데미지에칭하는방법 KR100424421B1 (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
DE19505906A DE19505906A1 (de) 1995-02-21 1995-02-21 Verfahren zum Damage-Ätzen der Rückseite einer Halbleiterscheibe bei geschützter Scheibenvorderseite
DEP19505906.9 1995-02-21

Publications (2)

Publication Number Publication Date
KR960032631A KR960032631A (ko) 1996-09-17
KR100424421B1 true KR100424421B1 (ko) 2004-06-05

Family

ID=7754590

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019960004025A KR100424421B1 (ko) 1995-02-21 1996-02-21 기판의앞면을보호하면서반도체기판의후면을데미지에칭하는방법

Country Status (7)

Country Link
US (1) US5693182A (ko)
EP (1) EP0729176B1 (ko)
JP (1) JPH08250456A (ko)
KR (1) KR100424421B1 (ko)
AT (1) ATE217119T1 (ko)
DE (2) DE19505906A1 (ko)
TW (1) TW302502B (ko)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101160538B1 (ko) 2009-09-08 2012-06-28 미쓰비시덴키 가부시키가이샤 반도체장치의 제조방법

Families Citing this family (28)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE19535082A1 (de) 1995-09-21 1997-03-27 Henkel Ecolab Gmbh & Co Ohg Pastenförmiges Wasch- und Reinigungsmittel
DE19752404C1 (de) * 1997-11-26 1999-08-19 Siemens Ag Verfahren zum Herstellen eines Kontaktflächen aufweisenden Trägerelements, das ein Trägersubstrat mit einem Halbleiterchip mit sehr geringer Dicke bildet
DE19823904A1 (de) * 1998-05-28 1999-12-02 Wacker Siltronic Halbleitermat Hochebene Halbleiterscheibe aus Silicium und Verfahren zur Herstellung von Halbleiterscheiben
US6335293B1 (en) 1998-07-13 2002-01-01 Mattson Technology, Inc. Systems and methods for two-sided etch of a semiconductor substrate
DE19919471A1 (de) * 1999-04-29 2000-11-09 Bosch Gmbh Robert Verfahren zur Beseitigung von Defekten von Siliziumkörpern durch selektive Ätzung
US6372151B1 (en) 1999-07-27 2002-04-16 Applied Materials, Inc. Storage poly process without carbon contamination
JP2001110755A (ja) * 1999-10-04 2001-04-20 Tokyo Seimitsu Co Ltd 半導体チップ製造方法
JP3368876B2 (ja) 1999-11-05 2003-01-20 株式会社東京精密 半導体チップ製造方法
WO2001056063A2 (en) * 2000-01-26 2001-08-02 Tru-Si Technologies, Inc. Thinning and dicing of semiconductor wafers using dry etch, and obtaining semiconductor chips with rounded bottom edges and corners
TW492100B (en) * 2000-03-13 2002-06-21 Disco Corp Semiconductor wafer processing apparatus
US7074720B2 (en) * 2001-06-25 2006-07-11 Matsushita Electric Industrial Co., Ltd. Plasma treating apparatus, plasma treating method and method of manufacturing semiconductor device
JP2003007682A (ja) * 2001-06-25 2003-01-10 Matsushita Electric Ind Co Ltd プラズマ処理装置用の電極部材
CN1249777C (zh) * 2001-08-27 2006-04-05 松下电器产业株式会社 等离子体处理装置及等离子体处理方法
JP3789802B2 (ja) * 2001-10-19 2006-06-28 富士通株式会社 半導体装置の製造方法
DE10161043B4 (de) * 2001-12-12 2005-12-15 Infineon Technologies Ag Chipanordnung
US20030129102A1 (en) * 2002-01-08 2003-07-10 Turek Alan Gerard Exhaust emissions control devices comprising adhesive
US6743722B2 (en) 2002-01-29 2004-06-01 Strasbaugh Method of spin etching wafers with an alkali solution
US6897128B2 (en) * 2002-11-20 2005-05-24 Matsushita Electric Industrial Co., Ltd. Method of manufacturing semiconductor device, plasma processing apparatus and plasma processing method
JP3991872B2 (ja) * 2003-01-23 2007-10-17 松下電器産業株式会社 半導体装置の製造方法
JP4590174B2 (ja) * 2003-09-11 2010-12-01 株式会社ディスコ ウエーハの加工方法
JP4398686B2 (ja) * 2003-09-11 2010-01-13 株式会社ディスコ ウエーハの加工方法
US7413915B2 (en) * 2004-12-01 2008-08-19 Lexmark International, Inc. Micro-fluid ejection head containing reentrant fluid feed slots
US7786551B2 (en) * 2005-09-16 2010-08-31 Stats Chippac Ltd. Integrated circuit system with wafer trimming
JP4937674B2 (ja) * 2006-08-16 2012-05-23 株式会社ディスコ ウエーハのエッチング方法
US8144309B2 (en) * 2007-09-05 2012-03-27 Asml Netherlands B.V. Imprint lithography
US20090137097A1 (en) * 2007-11-26 2009-05-28 United Microelectronics Corp. Method for dicing wafer
US8802545B2 (en) 2011-03-14 2014-08-12 Plasma-Therm Llc Method and apparatus for plasma dicing a semi-conductor wafer
CN115732321A (zh) * 2022-11-30 2023-03-03 深圳泰研半导体装备有限公司 一种晶圆刻蚀清洗设备及方法

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR850002674A (ko) * 1983-09-30 1985-05-15 야마모도 다꾸마 Ic제조를 위한 프라스마 처리장치
JPH01137632A (ja) * 1987-11-25 1989-05-30 Hitachi Ltd プラズマエッチング装置
US4946547A (en) * 1989-10-13 1990-08-07 Cree Research, Inc. Method of preparing silicon carbide surfaces for crystal growth
KR910013470A (ko) * 1989-12-18 1991-08-08 문정환 반도체 실리콘 웨이퍼의 뒷면 식각장치
US5075256A (en) * 1989-08-25 1991-12-24 Applied Materials, Inc. Process for removing deposits from backside and end edge of semiconductor wafer while preventing removal of materials from front surface of wafer
JPH05275392A (ja) * 1992-03-25 1993-10-22 Tokyo Electron Ltd ＳｉＯ２ 膜のエッチング方法

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS61112345A (ja) * 1984-11-07 1986-05-30 Toshiba Corp 半導体装置の製造方法
JPH0330326A (ja) * 1989-06-27 1991-02-08 Mitsubishi Electric Corp 半導体製造装置
US5268065A (en) * 1992-12-21 1993-12-07 Motorola, Inc. Method for thinning a semiconductor wafer
DE19502777A1 (de) * 1994-02-22 1995-08-24 Siemens Ag Verfahren zur plasmaunterstützten Rückseitenätzung einer Halbleiterscheibe bei belackungsfreier Scheibenvorderseite

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR850002674A (ko) * 1983-09-30 1985-05-15 야마모도 다꾸마 Ic제조를 위한 프라스마 처리장치
JPH01137632A (ja) * 1987-11-25 1989-05-30 Hitachi Ltd プラズマエッチング装置
US5075256A (en) * 1989-08-25 1991-12-24 Applied Materials, Inc. Process for removing deposits from backside and end edge of semiconductor wafer while preventing removal of materials from front surface of wafer
US4946547A (en) * 1989-10-13 1990-08-07 Cree Research, Inc. Method of preparing silicon carbide surfaces for crystal growth
KR910013470A (ko) * 1989-12-18 1991-08-08 문정환 반도체 실리콘 웨이퍼의 뒷면 식각장치
JPH05275392A (ja) * 1992-03-25 1993-10-22 Tokyo Electron Ltd ＳｉＯ２ 膜のエッチング方法

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101160538B1 (ko) 2009-09-08 2012-06-28 미쓰비시덴키 가부시키가이샤 반도체장치의 제조방법
US8435417B2 (en) 2009-09-08 2013-05-07 Mitsubishi Electric Corporation Method of manufacturing semiconductor device

Also Published As

Publication number Publication date
EP0729176B1 (de) 2002-05-02
EP0729176A2 (de) 1996-08-28
DE59609139D1 (de) 2002-06-06
DE19505906A1 (de) 1996-08-22
KR960032631A (ko) 1996-09-17
TW302502B (ko) 1997-04-11
EP0729176A3 (de) 1997-11-12
US5693182A (en) 1997-12-02
JPH08250456A (ja) 1996-09-27
ATE217119T1 (de) 2002-05-15

Similar Documents

Publication Publication Date Title
KR100424421B1 (ko) 기판의앞면을보호하면서반도체기판의후면을데미지에칭하는방법
US6465158B1 (en) Semiconductor wafer dividing method
US6642127B2 (en) Method for dicing a semiconductor wafer
CN110574151B (zh) 用于形成微电子系统或器具的方法
US6582983B1 (en) Method and wafer for maintaining ultra clean bonding pads on a wafer
US6838299B2 (en) Forming defect prevention trenches in dicing streets
US6498074B2 (en) Thinning and dicing of semiconductor wafers using dry etch, and obtaining semiconductor chips with rounded bottom edges and corners
US6291315B1 (en) Method for etching trench in manufacturing semiconductor devices
US6974726B2 (en) Silicon wafer with soluble protective coating
US6368886B1 (en) Method of recovering encapsulated die
US9490103B2 (en) Separation of chips on a substrate
WO2001056063A9 (en) Thinning and dicing of semiconductor wafers using dry etch, and obtaining semiconductor chips with rounded bottom edges and corners
KR20110027575A (ko) 반도체장치의 제조방법
JP2007514328A (ja) レーザーダイシングの方法及び装置
CN110931428A (zh) 分割多个半导体管芯的方法
KR100717359B1 (ko) 반도체기판 처리방법
JP3539934B2 (ja) ウェーハ分割方法およびウェーハ分割装置
US7071032B2 (en) Material to improve image sensor yield during wafer sawing
JP3094488B2 (ja) 半導体装置の製造方法
JP2020092191A (ja) デバイスチップの製造方法
US6759276B1 (en) Material to improve CMOS image sensor yield during wafer sawing
JPH1187331A (ja) 半導体装置の製造方法
JP2007227497A (ja) 半導体装置の製造方法
JPH10321630A (ja) バンプの形成方法

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
LAPS Lapse due to unpaid annual fee