DE10161043B4 - Chipanordnung - Google Patents
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Abstract
Chipanordnung
mit
– einem Chip (20), in dessen Vorderseite (21) mindestens ein integriertes Bauelement ausgebildet ist, das elektrisch mit zumindest einem Kontaktpunkt (26) auf einer Rückseite (22) des Chips verbunden ist, die auf Bruchfestigkeit bearbeitet ist, und
– einem Substrat (10) mit einer Kontaktseite (11), auf der Kontaktflächen (12) zur Definition eines Kontaktflächenlayouts ausgebildet sind,
wobei der Chip (20) durch Ätzen nach dem Vereinzeln eine gegenüber der Vorderseite bruchstabilere Rückseite aufweist, und mit seiner, gegenüber der Vorderseite (21) bruchstabileren, Rückseite (22) auf dem Substrat (10) angeordnet ist, so daß zwischen den Kontaktpunkten (26) auf der Rückseite des Chips (20) und den Kontaktflächen (12) eine elektrische Verbindung hergestellt ist.
– einem Chip (20), in dessen Vorderseite (21) mindestens ein integriertes Bauelement ausgebildet ist, das elektrisch mit zumindest einem Kontaktpunkt (26) auf einer Rückseite (22) des Chips verbunden ist, die auf Bruchfestigkeit bearbeitet ist, und
– einem Substrat (10) mit einer Kontaktseite (11), auf der Kontaktflächen (12) zur Definition eines Kontaktflächenlayouts ausgebildet sind,
wobei der Chip (20) durch Ätzen nach dem Vereinzeln eine gegenüber der Vorderseite bruchstabilere Rückseite aufweist, und mit seiner, gegenüber der Vorderseite (21) bruchstabileren, Rückseite (22) auf dem Substrat (10) angeordnet ist, so daß zwischen den Kontaktpunkten (26) auf der Rückseite des Chips (20) und den Kontaktflächen (12) eine elektrische Verbindung hergestellt ist.
Description
- Die Erfindung betrifft die Anordnung bzw. Kontaktierung eines Chips auf einem Substrat in Flip-Chip-ähnlicher Technologie. Anordnungen der beschriebenen Art weisen auf dem Substrat auf einer Kontaktseite eine Mehrzahl an Kontaktflächen zur Definition eines Kontaktflächenlayouts auf, mit denen der Chip elektrisch verbunden ist. Häufig werden die Chipanordnungen dann in Trägerkörper, beispielsweise in Chipkarten eingebaut.
- Aus dem Stand der Technik ist es seit langem bekannt, einen Chip in Flip-Chip-Technologie mit dem Substrat zu verbinden. Ein derartiges Ausführungsbeispiel ist in der
2 dargestellt. Auf einer Kontaktseite11 eines Substrats10 sind beispielhaft zwei Kontaktflächen12 vorgesehen. Die Kontaktflächen12 könnten dabei auch bündig mit der Fläche der Kontaktseite11 abschließen. Ein Chip20 , der auf seiner Vorderseite21 mit Kontaktstellen23 versehen ist, die zur Kontaktierung eines in der Vorderseite integrierten Bauelementes dienen, ist jeweils über eine Kontaktmetallisierung25 mit den Kontaktflächen12 auf dem Substrat10 verbunden. Auf der Vorderseite21 des Chips20 ist üblicherweise eine (in der Figur nicht dargestellte) Passivierungsschicht zum Schutz der integrierten Bauelemente vorgesehen. Die Kontaktstellen23 sind in der Passivierungsschicht gelegen oder reichen durch diese hindurch, um die in der Vorderseite des Chips ausgebildete integrierten Bauelemente zu kontaktieren. Zwischen der Vorderseite21 und der Kontaktseite11 des Substrates ist weiterhin eine Vergußmasse31 , die beispielsweise ein Kleber sein kann, vorgesehen. Dieser dient dazu, die Vorderseite des Chips sowie die elektrischen Verbindungen vor Feuchte zu schützen und die mechanische Halterung des Chip auf dem Substrat zu verbessern. Die Vergußmasse31 könnte – auch wenn dies in2 nicht dargestellt ist – den Chip20 vollständig umgeben. - Werden die beschriebenen Chipanordnungen in Chipkarten eingebaut, so besteht bei der Nutzung der Chipkarten die Gefahr, daß die Chips oder die elektrischen Verbindungen auf Grund auf die Chipkarte bzw. die Chipanordnung einwirkender Biegebelastungen beschädigt werden. Zur Vermeidung derartiger Beschädigungen ist es bekannt, in dem Substrat Soll-Biegestellen, z. B. durch gezielte Schwächung des Substrates, vorzusehen, um die mechanischen Belastungen von dem Chip fernzuhalten. Die Gefahr, daß der Chip bzw. die in ihm ausgebildeten Bauelemente bei einer Biegebelastung beschädigt wird, ist in Chipanordnungen, die in Flip-Chip-Technologie aufgebaut sind, größer als bei konventionellen Chipanordnungen, die zur Herstellung eines elektrischen Kontaktes zwischen den Kontaktstellen des Chips und den Kontaktflächen des Substrates Bonddrähte verwenden.
- In dem Dokument
DE 198 40 248 A1 ist ein Chip mit einer Vorderseite und einer Rückseite beschrieben, der Anschlüsse zur Signaleinkoppelung sowohl auf der Vorder- als auch auf der Rückseite aufweist. - Das Dokument
US 5,463,246 beschreibt einen Chip mit auf einer Oberseite des Chips angeordneten Bauelementen. Zur Kontaktierung des Chips dienende Kontaktierungselemente sind von einer Rückseite des Chips her zugänglich und durch Ausnehmungen im Chip mit den auf der Oberseite angeordneten Bauelementen verbunden. Die Rückseite des Chips ist gedünnt. Ein Chip mit einem in eine Ausnehmung eingebrachtes Kontaktierungselement und gedünnter Rückseite ist ebenfalls aus dem DokumentDE 197 46 642 C2 bekannt. - Aus dem Dokument
DE 195 05 906 A1 ist bekannt, daß das Dünnen von Waferscheiben vor dem Zersägen derselben in einzelne Chips Beschädigungen während des Dünnungsvorganges vermindert. - Die Aufgabe der vorliegenden Erfindung besteht deshalb darin, eine Chipanordnung anzugeben, bei der der Chip auf ein Substrat aufgebracht ist und welche eine hohe Belastbarkeit im Falle einer auf die Chipanordnung einwirkenden Biegekraft aufweist.
- Diese Aufgabe wird mit den Merkmalen des Anspruches 1 gelöst. Vorteilhafte Ausgestaltungen ergeben sich aus den abhängigen Ansprüchen.
- Der Erfindung liegt die Erkenntnis zu Grunde, daß der Bruch eines Chips in einer Chipanordnung hauptsächlich von der Seite ausgeht, die mit dem Substrat verbunden ist. Bei Chipanordnungen, die in Flip-Chip-Technologie auf das Substrat aufgebracht sind, bedeutet dies, das die Vorderseite, in der die integrierten Bauelemente ausgebildet sind, mit der Kontaktseite des Substrates verbunden ist. Dies hat zur Folge, daß von der Vorderseite die höchste Bruchgefahr ausgeht und somit eine Beschädigung der in der Vorderseite ausgebildeten integrierten Bauelemente wahrscheinlich ist.
- Die Erfindung sieht deshalb eine Chipanordnung mit einem eine Vorderseite und eine Rückseite aufweisenden Chip vor, in dessen Vorderseite mindestens ein integriertes Bauelement ausgebildet ist, wobei der Chip auf oder in seiner Vorderseite zur Kontaktierung des integrierten Bauelementes mit Kontaktstellen versehen ist. Weiterhin weist der Chip erfindungsgemäß Kontaktmaterialelemente aus einem Kontaktmaterial auf, die sich in Materialaufnahmen zwischen den Kontaktstellen und Kontaktpunkten auf der Rückseite des Chips erstrecken. Die Chipanordnung umfaßt weiterhin ein Substrat mit einer Kontaktseite, auf der Kontaktflächen zur Definition eines Kontaktflächenlayouts ausgebildet sind. Der Chip ist derart auf dem Substrat angeordnet, daß die Rückseite des Chips auf der Kontaktseite des Substrats angeordnet ist und die Kontaktflächen unter Herstellung einer elektrischen Verbindung gegenüberliegend den Kontaktpunkten zum Liegen kommen.
- Dies bedeutet, daß die Flip-Chip-ähnliche Kontaktierung des Chips mit dem Substrat über dessen Rückseite erfolgt. Da sich die integrierten Bauelemente nunmehr auf der der Kontaktseite des Substrats abgewandten Seite des Chips befinden, muß die elektrische Verbindung beispielsweise mittels einer Durchkontaktierung oder mittels entlang der Oberfläche des Chips verlaufender Leiterzüge erfolgen, so daß auch auf der Rückseite des Chips entsprechende Kontaktpunkte zur weiteren Kontaktierung zur Verfügung stehen.
- Dies hat zur Folge, daß die Kontaktstellen auf der Vorderseite des Chips nicht notwendigerweise auf der Vorderseite ausgebildet sein müssen. Vielmehr können die Kontaktstellen, die zur Kontaktierung des integrierten Bauelementes dienen, auch in der Vorderseite, also nicht von außen her zugänglich, angeordnet sein. Beispielsweise könnten die Kontaktstellen unter der eingangs genannten Passivierungsschicht liegen. In beiden Fällen sind die Kontaktstellen als Metallisierungen, sogenannte Kontaktpads, ausgebildet. Jedoch ist nicht mal dies notwendig, wenn die Kontaktstellen ein dotiertes Gebiet, das in der Vorderseite des Chips vergraben ist, darstellen.
- In einer bevorzugten Ausgestaltung ist vorgesehen, daß der Chip auf seiner Rückseite gedünnt ist. Das Dünnen der Rückseite kann mittels unterschiedlicher Methoden, z. B. Ätzen oder Polieren erfolgen. Durch die Wahl geeigneter Bearbeitungsmethoden ist es möglich, die Bruchfestigkeit der Rückseite zu erhöhen. Sofern die Kontaktstellen auf der Vorderseite des Chips ausgebildet sind, sind die Möglichkeiten die Vorderseite in Ihrer Bruchfestigkeit zu erhöhen jedoch beschränkt. Das Rückseitendünnen des Chips dient somit zur mechanischen Stabilisierung und zur Erhöhung der Bruchfestigkeit des Chips.
- In einer weiteren vorteilhaften Ausgestaltung ist vorgesehen, daß die Materialaufnahmen durch den Chip hindurch verlaufen. Die in den Materialaufnahmen befindlichen Kontaktmaterialelemente stellen somit Durchkontaktierungen bzw. Rückseitenkontakte dar. Insbesondere im Zusammenhang mit der Rückseitendünnung stellt die Herstellung von Durchkontaktierungen bzw. Rückseitenkontakten ein erprobtes und zuverlässiges Herstellungsverfahren dar.
- Alternativ oder zusätzlich kann vorgesehen sein, die Materialaufnahmen entlang der Vorderseite, der Rückseite und zumindest einer die Vorder- und Rückseite verbindenden Seitenkante des Chips verlaufen zu lassen. Die Herstellung eines elektrischen Kontaktes zwischen den auf der Vorderseite befindlichen Kontaktstellen und den auf der Rückseite befindlichen Kontaktpunkten erfolgt somit über auf der Oberfläche des Chips verlaufende Leiterstrukturen. In dieser Variante kann gegebenenfalls auf das Vorsehen von Durchkontaktierungen verzichtet werden.
- Die Erfindung wird an Hand der Zeichnungen nachfolgend näher erläutert. Es zeigen:
-
1 ein Ausführungsbeispiel der erfindungsgemäßen Chipanordnung, und -
2 eine aus dem Stand der Technik und einleitend beschriebene Chipanordnung. -
1 zeigt ein Ausführungsbeispiel der erfindungsgemäßen Chipanordnung. Auf der Kontaktseite11 eines Substrates10 sind beispielhaft zwei Kontaktflächen12 angeordnet. Die Kontaktflächen12 könnten auch in der Kontaktseite11 eingelassen sein, so daß sie bündig mit dessen Oberfläche abschließen. - Ein Chip
20 weist eine Vorderseite21 und eine Rückseite22 auf. In der Vorderseite21 ist zumindest ein integriertes Bauelement ausgebildet. Die Vorderseite21 wird deshalb auch als "aktive Seite" des Chips bezeichnet. Auf der Vorderseite21 sind beispielhaft zwei Kontaktstellen23 vorgesehen, die in konventioneller Weise ausgebildet sind. Dies bedeutet auf der Vorderseite21 ist eine Passivierungsschicht aufgebracht, auf welcher die Kontaktstellen23 ausgebildet sind. Die Kontaktstellen23 reichen dann durch die Passivierungsschicht hindurch und kontaktieren jeweils wenigstens ein integriertes Bauelement. - Erfindungsgemäß ist die Rückseite
22 des Chips20 der Kontaktseite11 des Substrates10 zugewandt und mit dieser mechanisch fest verbunden. Die mechanische Verbindung kann beispielsweise über einen Kleber31 realisiert sein. Zur Herstellung eines elektrischen Kontaktes zwischen den Kontaktstellen23 und den Kontaktflächen12 des Substrates10 sind in dem Chip Materialaufnahmen29 ausgebildet, die von der Rückseite22 bis zu der von der Vorderseite21 abgewandten Seite der Kontaktstellen23 reichen. Die Seitenwände27 einer jeden Materialaufnahme29 sind mit einem isolierenden Material28 ausgekleidet. Der übrige Bereich ist mit einem Kontaktmaterialelement24 aus einem elektrisch leitenden Kontaktmaterial ausgefüllt. An der Rückseite22 bilden die Kontaktmaterialelemente Kontaktstellen26 , die ihrerseits über Kontaktmetallisierungen25 mit den Kontaktflächen12 des Substrats verbunden sind. Die Kontaktmetallisierungen25 können beispielsweise Lotbumps oder Bumps aus leitfähigem Kleber sein. Nachdem die elektrische Verbindung zwischen den Kontaktstellen23 des Chips20 und den Kontaktflächen12 über die Kontaktmaterialelemente und die Kontaktmetallisierungen25 hergestellt ist, wird die Vergußmasse oder der Kleber31 aufgebracht, so daß ein luftdichter Abschluß der elektrischen Kontakte sichergestellt ist. Darüber hinaus übernimmt die Vergußmasse oder der Kleber31 , wie oben bereits dargestellt, auch eine mechanische Halterung des Chips auf dem Substrat10 . - Die Materialaufnahmen
29 mit dem darin befindlichen Kontaktmaterialelement24 sind auch als Durchkontaktierung oder Rückseitenkontakte bekannt. Die Herstellung derartiger Durchkontakte ist aus dem Stand der Technik seit langem bekannt und soll deshalb an dieser Stelle nur kurz dargestellt werden. Das Ausbilden der Materialaufnahme29 kann dabei auf verschiedene Arten erfolgen: - a) Durch einen
entsprechenden Ätzprozeß an einer
geeigneten Stelle in der Prozeßführung vor dem
Dünnen
des Chips. Dabei wird ein Graben ("Trench") von der Vorderseite
21 an die entsprechende Stellen der Durchkontaktierung geätzt, der geringfügig tiefer ist als die spätere Bauteildicke. - Der Graben wird mit dem vorgesehenen elektrisch leitfähigen Kontaktmaterial aufgefüllt und mit den entsprechenden Kontaktstellen
23 der Bauelemente auf dem Chip20 kontaktiert. Durch den später folgenden Dünnungsprozeß wird die Unterseite des gefüllten Trenches freigelegt und bildet die gewünschte Kontaktstelle auf der Rückseite. - b) Nach der Prozessierung des Chips
20 , d. h. nach dem Ausbilden sämtlicher integrierter Bauelemente in der Vorderseite 21, dem Aufbringen der Passivierungsschicht und dem Ausbilden der Kontaktstellen23 erfolgt eine Dünnung des Chips20 von dessen Rückseite22 her. Nach dem Dünnen der Rückseite22 wird an den Stellen, an denen die Kontaktstellen23 auf der Vorderseite gelegen sind, eine Materialaufnahme29 von der Rückseite her in den Chip20 ausgebildet. Das Ausbilden der Materialaufnahme kann z. B. durch einen Ätzprozeß erfolgen. Sobald die Rückseiten der Kontaktstellen23 erreicht sind, kann ein elektrischer Kontakt zu diesen hergestellt werden. Zu diesem Zweck werden zunächst die Seitenwände27 der Materialaufnahmen29 mit einem isolierendem Material ausgekleidet. Anschließend wird der verbleibende Freiraum mit einem elektrisch leitfähigem Kontaktmaterial aufgefüllt. Da das Auffüllen mit dem Kontaktmaterial von der Rückseite22 des Chips20 her erfolgt, kann das Kontaktmaterialelement24 an der an der Rückseite gebildeten Kontaktstelle nunmehr elektrisch kontaktiert werden. Insbesondere ist es hier auch möglich, auf die Rückseite22 des Chips20 zunächst eine Umverdrahtungsebene aufzubringen, um beispielsweise ein anderes, an das Kontaktflächenlayout angepasstes Layout der Kontaktstellen zu erzielen. - Die Kontaktierung kann mit allen aus dem Bereich der Flip-Chip-Technologie bekannten Verbindungstechnologien erfolgen.
- Das Dünnen des Chips kann durch Ätzen, Polieren, Schleifen oder andere Material abtragende Verfahren vorgenommen werden. Abhängig von der Bearbeitungsmethode wird dabei die Bruchfestigkeit der Rückseite erhöht. Die durch den Dünnungsprozeß (Schleifen) verursachten Materialbeschädigungen werden auch durch Ätzen oder Polieren entfernt; die dadurch erzeugte Si-Oberfläche weist hohe Bruchspannungen auf. Die maximale Bruchspannung der Vorderseite ist durch die Erzeugung der Bauelemente vorgegeben und in der Regel niedriger.
- Auch wenn dies in der
1 nicht explizit dargestellt ist, erfordert es die vorliegende Verbindungstechnologie zwischen Chip und Substrat natürlich nicht, daß die Kontaktstellen23 auf der Vorderseite des Chips zugänglich sind. Die Kontaktstellen23 könnten beispielsweise unterhalb einer weiteren Isolationsschicht gelegen sein. - Gleichfalls ist es denkbar, den elektrischen Kontakt zwischen den Kontaktstellen
23 und den Kontaktpunkten26 auf der Rückseite des Chips über entlang der Oberfläche des Chips verlaufender Leiterstrukturen herzustellen. Denkbar ist diese Variante vor allem dann, wenn gegebenenfalls manche der Kontaktstellen nicht über eine durch den Chip hindurchgehende Durchkontaktierungen kontaktiert werden können. - Die Erfindung schafft somit eine Chipanordnung, die eine gegenüber dem Stand der Technik höhere Bruchfestigkeit aufweist, da die Verbindung des Chips über die auf maximale Bruchfestigkeit bearbeitete Rückseite erfolgt.
-
- 10
- Substrat
- 11
- Kontaktseite
- 12
- Kontaktfläche
- 20
- Chip
- 21
- Vorderseite
- 22
- Rückseite
- 23
- Kontaktstelle
- 24
- Kontaktmaterialelement
- 25
- Kontaktmetallisierung
- 26
- Kontaktpunkt
- 27
- Seitenwand (der Materialaufnahme)
- 28
- Isolierung
- 29
- Materialaufnahme
- 30
- Seitenkante
- 31
- Kleber
Claims (5)
- Chipanordnung mit – einem Chip (
20 ), in dessen Vorderseite (21 ) mindestens ein integriertes Bauelement ausgebildet ist, das elektrisch mit zumindest einem Kontaktpunkt (26 ) auf einer Rückseite (22 ) des Chips verbunden ist, die auf Bruchfestigkeit bearbeitet ist, und – einem Substrat (10 ) mit einer Kontaktseite (11 ), auf der Kontaktflächen (12 ) zur Definition eines Kontaktflächenlayouts ausgebildet sind, wobei der Chip (20 ) durch Ätzen nach dem Vereinzeln eine gegenüber der Vorderseite bruchstabilere Rückseite aufweist, und mit seiner, gegenüber der Vorderseite (21 ) bruchstabileren, Rückseite (22 ) auf dem Substrat (10 ) angeordnet ist, so daß zwischen den Kontaktpunkten (26 ) auf der Rückseite des Chips (20 ) und den Kontaktflächen (12 ) eine elektrische Verbindung hergestellt ist. - Chipanordnung nach Anspruch 1, bei der die elektrische Verbindung des zumindest einen integrierten Bauelements und des zumindest einen Kontaktpunktes (
26 ) über auf oder in der Vorderseite (21 ) angeordnete Kontaktstellen (23 ) erfolgt. - Chipanordnung nach Anspruch 1 oder 2, bei der der Chip (
20 ) Kontaktmaterialelemente (24 ) aus einem Kontaktmaterial aufweist, die sich in Materialaufnahmen (29 ) zwischen den Kontaktstellen (23 ) und Kontaktpunkten (26 ) auf der Rückseite (22 ) des Chips (20 ) erstrecken. - Chipanordnung nach einem der vorhergehenden Ansprüche, bei der die Materialaufnahmen (
29 ) durch den Chip (20 ) hindurch verlaufen. - Chipanordnung nach einem der vorhergehenden Ansprüche, bei der die Materialaufnahmen (
29 ) entlang der Vorderseite (21 ), der Rückseite (22 ) und zumindest einer die Vorder- und Rückseite verbindende Seitenkante (30 ) des Chips (20 ) verlaufen.
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Citations (7)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS62291129A (ja) * | 1986-06-11 | 1987-12-17 | Nec Corp | 半導体装置 |
US5399898A (en) * | 1992-07-17 | 1995-03-21 | Lsi Logic Corporation | Multi-chip semiconductor arrangements using flip chip dies |
US5463246A (en) * | 1988-12-29 | 1995-10-31 | Sharp Kabushiki Kaisha | Large scale high density semiconductor apparatus |
DE19505906A1 (de) * | 1995-02-21 | 1996-08-22 | Siemens Ag | Verfahren zum Damage-Ätzen der Rückseite einer Halbleiterscheibe bei geschützter Scheibenvorderseite |
EP0907206A1 (de) * | 1997-10-01 | 1999-04-07 | Matsushita Electronics Corporation | Substratdurchkontakt und Herstellungsverfahren dafür |
DE19840248A1 (de) * | 1998-09-03 | 2000-03-16 | Fraunhofer Ges Forschung | Schaltungschip mit spezifischer Anschlußflächenanordnung |
DE19746642C2 (de) * | 1997-10-22 | 2002-07-18 | Fraunhofer Ges Forschung | Verfahren zur Herstellung eines Halbleiterbauelements sowie dessen Verwendung in einer Chipkarte |
Family Cites Families (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5682062A (en) * | 1995-06-05 | 1997-10-28 | Harris Corporation | System for interconnecting stacked integrated circuits |
US5973396A (en) * | 1996-02-16 | 1999-10-26 | Micron Technology, Inc. | Surface mount IC using silicon vias in an area array format or same size as die array |
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Patent Citations (7)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS62291129A (ja) * | 1986-06-11 | 1987-12-17 | Nec Corp | 半導体装置 |
US5463246A (en) * | 1988-12-29 | 1995-10-31 | Sharp Kabushiki Kaisha | Large scale high density semiconductor apparatus |
US5399898A (en) * | 1992-07-17 | 1995-03-21 | Lsi Logic Corporation | Multi-chip semiconductor arrangements using flip chip dies |
DE19505906A1 (de) * | 1995-02-21 | 1996-08-22 | Siemens Ag | Verfahren zum Damage-Ätzen der Rückseite einer Halbleiterscheibe bei geschützter Scheibenvorderseite |
EP0907206A1 (de) * | 1997-10-01 | 1999-04-07 | Matsushita Electronics Corporation | Substratdurchkontakt und Herstellungsverfahren dafür |
DE19746642C2 (de) * | 1997-10-22 | 2002-07-18 | Fraunhofer Ges Forschung | Verfahren zur Herstellung eines Halbleiterbauelements sowie dessen Verwendung in einer Chipkarte |
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