KR101160538B1 - 반도체장치의 제조방법 - Google Patents

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카오루 모토나미
아쓰시 나라자키
아유무 오노야먀
시게토 혼다
료이치 후지이
토모야 히라타
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미쓰비시덴키 가부시키가이샤
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Abstract

반도체 기판(1)의 표면(1a)에, 외주 단부로부터 내측을 향해 소정의 폭을 갖고 외주 단부를 따라 연장되는 패시베이션 막(3)을 형성한다. 반도체 기판(1)의 외주 단부를 연삭함으로써, 표면(1a) 및 이면(1b)과 직교하는 외주 단부면(1c)을 형성한다. 이면(1b)을 연삭함으로써, 반도체 기판(1)의 두께를 소정의 두께까지 얇게 한다. 연삭된 이면을 윗쪽을 향한 상태에서, 반도체 기판(1)을 회전시키면서 이면 위에 혼산을 토출함으로써, 이면에 에칭 처리를 실시해서 파쇄층을 제거한다. 이에 따라, 반도체 기판의 이 빠짐이나 깨짐이 억제된다.

Description

반도체장치의 제조방법{METHOD OF MANUFACTURING SEMICONDUCTOR DEVICE}
본 발명은 반도체장치의 제조방법에 관한 것으로서, 특히, 파워 디바이스에 적용되는 반도체장치의 제조방법에 관한 것이다.
반도체 장치에서는, 3차원 실장 등에 의한 패키지의 고밀도화가 전개되어 있다. 이것에 따라, 웨이퍼의 두께를 얇게 하는 것이 요구되고 있어, 반도체장치의 프로세스 완료시에 있어서의 웨이퍼의 두께는, 25㎛ 정도의 두께까지 얇게 되어 있다.
반도체장치로서, IGBT(Insulated Gate Bipolar Transistor: 절연 게이트형 바이폴러 트랜지스터), MOSFET(Metal Oxide Semiconductor Field Effective Transistor: MOS형 전계효과 트랜지스터) 등의 파워 디바이스가 있다. 이들 파워 디바이스(파워계 반도체장치)는, 예를 들면, 산업용 모터나 자동차용 모터 등의 인버터 회로, 대용량 서버의 전원장치, 또는, UPS 장치 등의 반도체 스위치로서 널리 사용되고 있다.
이와 같은 파워계 반도체 장치에서는, 온 특성 등으로 대표되는 통전 성능을 개선하기 위해, 반도체 기판을 얇게 가공하는 것이 행해지고 있다. 최근에는, 코스트 면과 특성 면을 개선하기 위해, FZ(Floating Zone) 웨이퍼를 베이스로 한 극히 얇은 반도체 기판이 이용되고 있다. 예를 들면, 600V 내압의 IGBT에서는, 반도체 기판을 60～70㎛ 정도까지 얇게 할 필요가 있다.
일반적으로, 반도체 기판은, 백 그라인드, 폴리시에 의한 연마, 또는, 기계연마에 의해 얇게 가공된다. 이와 같은 수법으로 반도체 기판을 얇게 가공하면, 반도체 기판에는 왜곡이 생긴다. 따라서, 이 왜곡이 생긴 부분을 제거하기 위해, 반도체 기판의 이면에는 웨트에칭 처리나 드라이에칭 처리가 실시된다.
또한, 파워계 반도체 장치에서는, 반도체 기판의 이면에 주입층을 형성하거나, 이면 전극을 형성할 필요가 있기 때문에, 반도체 기판의 이면에 대해, 이온주입 처리, 스퍼터 처리, 그리고, 열처리가 실행되게 된다. 그런데, 이와 같은 처리는 반도체 기판을 얇게 가공한 후에 행해지게 되기 때문에, 이 처리시에 반도체 기판이 깨지기 쉬워진다고 하는 문제가 있다.
이와 같은 반도체 기판의 깨짐을 억제하기 위해서, 예를 들면, 일본국 특개 2007-335659호 공보에서는, 반도체 기판의 외주 단부의 이면에 단차(두께)를 설치하여, 반도체 기판의 강도를 높이는 수법이 제안되어 있다.
그렇지만, 이 수법에서는, 연삭 등에 의한 가공 왜곡을 제거하기 위해, 반도체 기판의 이면에 웨트에칭 처리를 실시할 때에, 약액이 외주 단부의 단차에 의해 비산해 버릴 우려가 있다. 또한, 웨이퍼를 각각의 칩으로 다이싱하는 공정에 있어서, 반도체 기판을 다이싱 프레임에 부착할 때에, 반도체 기판과 테이프 사이에 기포가 들어가 버릴 우려가 있다. 더구나, 단차를 제거할 때에, 반도체 기판의 이면에 형성된 알루미늄의 이면 전극이 침식하거나, 또는, 단차를 설치함으로써, 얻어지는 칩의 수율이 저하할 우려도 있다.
또한, 반도체 기판이 깨지기 쉬워지는 원인으로서, 특히, 반도체 기판의 외주 단부가 나이프의 엣지와 같이 되어 버리는 것을 들 수 있다. 이것은, 통상, 반도체 기판의 외주 단부는, 단면 형상이 타원의 일부가 되는 형태로 모따기가 되어 있기 때문에, 반도체 기판을 연마 등에 의해 얇게 가공하면, 반도체 기판의 외주부가 나이프의 엣지와 같이 되어 버리기 때문이며, 그 엣지의 부분이 이가 빠지거나 깨지기 쉬워져 버린다.
이와 같은 반도체 기판의 외주 단부의 이 빠짐 등을 억제하기 위해, 일본국 특개 2003-59878호 공보에서는, 반도체 기판의 외주 단부를 연마하는 수법이 제안되어 있다. 그런데, 이 경우에는, 이하에 나타낸 것과 같이, 가공 왜곡을 제거할 때의 웨트에칭에 의해, 반도체 기판의 외주 단부가 다시 나이프의 엣지와 같이 에칭되는 일이 있었다.
즉, 반도체 기판을 얇게 함에 있어서, 백 그라인드 공정에 의해 반도체 기판에 생기는 가공 왜곡을 제거하기 위해, 스트레스 릴리프 공정이 필요하게 된다. 이 스트레스 릴리프 공정에서는, 불질산을 사용한 약액에 의한 웨트에칭 처리가 반도체 기판의 이면에 실시된다.
이때, 반도체 기판의 이면으로부터 외주 단부의 표면측으로 불질산이 돌아서 들어오는 일이 있다. 그러면, 돌아서 들어온 불질산에 의해, 반도체 기판의 외주 단부의 표면측이 에칭되어, 반도체 기판의 외주 단부가, 다시 나이프의 엣지와 같게 되어 버려, 반도체 기판의 외주 단부가 이가 빠지기 쉽거나 깨져 버린다고 하는 문제가 여전히 있었다.
본 발명은, 상기 문제점을 해결하기 이해 이루어진 것으로, 그 목적은, 반도체 기판의 이 빠짐이나 깨짐이 억제되는 반도체장치의 제조방법을 제공하는 것이다.
본 발명에 따른 한가지의 반도체장치의 제조방법은, 이하의 공정을 구비하고 있다. 서로 대향하는 제1주표면 및 제2주표면을 갖는 반도체 기판의 제1주표면에, 반도체 기판의 외주 단부로부터 내측을 향해 소정의 폭을 갖고 외주 단부를 따라 연장되는 보호막을 형성한다. 반도체 기판의 외주 단부를 연삭함으로써, 제1주표면 및 제2주표면과 직교하는 외주 단부면을 형성한다. 반도체 기판의 제2주표면을 연삭함으로써, 반도체 기판의 두께를 소정의 두께까지 얇게 한다. 연삭된 제2주표면을 윗쪽을 향한 상태에서, 반도체 기판을 회전시키면서 제2주표면 위에 소정의 약액을 토출함으로써, 제2주표면에 에칭 처리를 실시한다.
본 발명에 따른 또 다른 반도체장치의 제조방법은, 이하의 공정을 구비하고 있다. 서로 대향하는 제1주표면 및 제2주표면을 갖고, 외주 단부가 연삭된 반도체 기판을 준비한다. 반도체 기판의 제1주표면에, 반도체 기판의 외주 단부로부터 내측을 향해 소정의 폭을 갖고 외주 단부를 따라 연장되는 보호막을 형성한다. 반도체 기판의 제2주표면을 연삭함으로써, 반도체 기판의 두께를 소정의 두께까지 얇게 한다. 연삭된 제2주표면을 윗쪽을 향한 상태에서, 반도체 기판을 회전시키면서 제2주표면 위에 소정의 약액을 토출함으로써, 제2주표면에 에칭 처리를 실시한다.
본 발명에 따른 한가지의 반도체장치의 제조방법에 따르면, 반도체 기판의 제1주표면에, 반도체 기판의 외주 단부로부터 내측을 향해 소정의 폭을 갖고 외주 단부를 따라 연장되는 보호막을 형성함으로써, 연삭된 제2주표면을 윗쪽을 향한 상태에서, 제2주표면 위에 소정의 약액을 토출하는 것에 의해, 제2주표면에 에칭 처리를 실시할 때에, 약액이 외주 단부의 제1주표면측으로 돌아서 들어갔다고 하더라도, 제1주표면측은 외주 단부로 연장되는 보호막에 의해 에칭되는 일이 없어진다. 그 결과, 반도체 기판의 외주 단부가 나이프의 엣지와 같이 되는 것이 저지되어, 반도체 기판의 이 빠짐이나 깨짐을 억제할 수 있다.
본 발명에 따른 또 다른 반도체장치의 제조방법에 따르면, 반도체 기판의 제1주표면에, 반도체 기판의 외주 단부로부터 내측을 향해 소정의 폭을 갖고 외주 단부를 따라 연장되는 보호막을 형성함으로써, 연삭된 제2주표면을 윗쪽을 향한 상태에서, 제2주표면 위에 소정의 약액을 토출하는 것에 의해, 제2주표면에 에칭 처리를 실시할 때에, 약액이 외주 단부의 제1주표면측으로 돌아서 들어갔다고 하더라도, 제1주표면측이 에칭되는 일이 없어진다. 그 결과, 반도체 기판의 외주 단부가 나이프의 엣지와 같이 되는 것이 저지되어, 반도체 기판의 이 빠짐이나 깨짐을 억제할 수 있다. 또한, 당초부터, 외주 단부가 연삭된 반도체 기판을 준비함으로써, 반도체 기판의 외주 단부를 연삭할 필요가 없다.
본 발명의 상기 및 다른 목적, 특징, 국면 및 이점은, 첨부도면과 관련되어 이해되는 본 발명에 관한 다음의 상세한 설명으로부터 명확해질 것이다.
도 1은 본 발명의 실시예에 관한 반도체장치의 제조 플로우를 나타낸 흐름도다.
도 2는 동 실시예에 있어서, 반도체장치의 제조방법의 일 공정을 나타낸 부분 단면도다.
도 3은 동 실시예에 있어서, 도 2에 나타낸 공정 후에 행해지는 공정을 나타낸 부분 단면도다.
도 4는 동 실시예에 있어서, 도 3에 나타낸 공정 후에 행해지는 공정을 나타낸 부분 단면도다.
도 5는 동 실시예에 있어서, 도 4에 나타낸 공정 후에 행해지는 공정을 나타낸 부분 단면도다.
도 6은 동 실시예에 있어서, 도 5에 나타낸 공정 후에 행해지는 공정을 나타낸 부분 단면도다.
도 7은 동 실시예에 있어서, 변형예에 관한 반도체 기판을 사용한 경우의 제조방법의 일 공정을 나타낸 부분 단면도다.
도 8은 동 실시예에 있어서, 도 6에 나타낸 공정 후에 행해지는 공정을 나타낸 부분 단면도다.
도 9는 동 실시예에 있어서, 도 8에 나타낸 공정 후에 행해지는 공정을 나타낸 부분 단면도다.
도 10은 비교예에 관한 반도체장치의 제조방법의 일 공정을 나타낸 부분 단면도다.
도 11은 도 10에 나타낸 공정 후에 행해지는 공정으로서, 외주 단부의 연삭을 행하지 않고 이면 연삭을 행하는 경우를 나타낸 부분 단면도다.
도 12는 도 11에 나타낸 공정 후에 행해지는 공정을 나타낸 부분 단면도다.
도 13은 도 10에 나타낸 공정 후에 행해지는 공정으로서, 외주 단부의 연삭을 행하는 경우의 공정을 나타낸 부분 단면도다.
도 14는 도 13에 나타낸 공정 후에 행해지는 공정을 나타낸 부분 단면도다.
도 15는 도 14에 나타낸 공정 후에 행해지는 공정을 나타낸 부분 단면도다.
도 16은 도 15에 나타낸 공정 후에 행해지는 공정을 나타낸 단면도다.
도 17은 도 16에 나타낸 공정에 있어서의 제1 상태를 나타낸 단면도다.
도 18은 도 16에 나타낸 공정에 있어서의, 제1 상태 후의 제2 상태를 나타낸 단면도다.
도 19는 동 실시예에 있어서, 패시베이션 막의 막 두께와 반도체 기판의 깨짐의 관계를 나타낸 그래프다.
도 20은 동 실시예에 있어서, 패시베이션 막의 애스펙트 비와 반도체 기판의 깨짐의 관계를 나타낸 그래프다.
본 발명의 실시예에 관한 반도체장치의 제조방법에 대해 설명한다. 그 반도체장치의 제조 플로우를 도 1에 나타낸다. 도 1에 나타낸 것과 같이, 우선, 스텝 S1에서는, 웨이퍼 프로세스 투입으로서, 새로운 반도체 기판(웨이퍼)이 준비된다. 도 2에 나타낸 것과 같이, 웨이퍼 프로세스 투입시에서는, 반도체 기판(1)의 외주 단부의 단면 형상은, 원형의 일부 또는 타원형의 일부의 형상을 보인다.
다음에, 스텝 S2에서는, 도 3에 나타낸 것과 같이, 반도체 기판(1)의 표면(1a)에, 소정의 프로세스를 거쳐, 절연 게이트 구조나 트랜지스터 소자 등이 형성된다(점선 틀 2 내부). 다음에, 스텝 S3에서는, 반도체 기판(1)의 표면(1a)의 소정의 영역에 전극이 형성된다(점선 틀 2 내부). 전극은, 예를 들면 알루미늄 등의 전극재료를 반도체 기판(1)의 표면(1a) 위에 형성하고, 소정의 패터닝을 실시함으로써 형성된다.
다음에, 스텝 S4에서는, 패시베이션 막이 형성된다. 도 4에 나타낸 것과 같이, 트랜지스터 소자 등이 형성된 반도체 기판(1)의 표면(1a)을 전기적으로, 또한, 기계적으로 보호하기 위해, 패시베이션 막(3)이 형성된다. 패시베이션 막(3)으로서는, 예를 들면, 실리콘 질화막 등의 질화물이나 폴리이미드 등에 의한 패턴이 형성된다.
이때, 반도체 기판(1)의 표면(1a)에는, 알루미늄 등으로부터 이루어지는 표면전극이 형성되어 있음으로써, 비교적 높은 온도 하에서의 처리를 실시하는 것이 불가능하다. 이 때문에, 질화물을 형성하는 경우에는, 질화물은, 우선, 소위 화학기상성장법(CVD: Chemical Vapor Deposition)에 의해 반도체 기판(1)의 표면(1a)에 형성된다. 다음에, 사진제판처리에 의해 레지스트에 원하는 패턴이 전사되는 동시에, 주변 노광에 의해 반도체 기판(1)의 외주부 약 3mm 정도의 영역에 레지스트가 남겨진다.
다음에, 그 레지스트를 마스크로 하여, 질화물에 드라이에칭 처리 또는 웨트에칭 처리를 실시함으로써, 원하는 패턴의 패시베이션 막이 형성된다. 그리고, 도 5에 나타낸 것과 같이, 반도체 기판(1)의 외주 단부의 영역(표면)은 패시베이션 막(3)으로 덮어지게 된다.
또한, 패시베이션 막으로서, 폴리이미드 막을 형성하는 경우에는, 질화물의 경우와 마찬가지로, 사진제판과 에칭에 의해 원하는 패턴의 폴리이미드 막을 형성하도록 하여도 된다. 또한, 감광성 폴리이미드를 사용해서 패시베이션 막을 형성하는 것도 가능하다. 더구나, 패시베이션 막으로서, 스크린인쇄에 의해 폴리이미드 막의 보호 패턴을 형성하도록 하여도 된다.
다음에, 스텝 S5에서는, 반도체 기판(1)의 표면(1a)에 보호 테이프(13)(도 9 참조)가 부착된다. 이것은, 표면(1a)에 형성된 트랜지스터 소자 등과 회로가 웨이퍼의 연삭 등에 의해 오염되는 것을 방지하기 위한 것이며, 또한, 그와 같은 트랜지스터 소자 등과 회로에 의한 요철에 기인한 응력집중에 의해, 후술하는 반도체 기판(1)의 연삭시에, 반도체 기판(1)이 깨지는 것을 방지하기 위해서이다.
다음에, 스텝 S6에서는, 반도체 기판(웨이퍼)의 외주 단부가 연삭된다. 도 5에 나타낸 것과 같이, 반도체 기판(1)의 외주 단부로부터 연삭 폭 5로 나타낸 부분이 연삭되어, 도 6에 나타낸 것과 같이, 반도체 기판(1)의 외주 단부면(1c)이 표면(1a)(이면(1b))에 대해 거의 수직해진다. 연삭 폭 5는, 당초의 반도체 기판의 형상에 의존하지만, 약 0.5mm 이하로 된다. 반도체 기판(1)의 표면(1a)에서는, 외주 단부로부터 내측을 향해 소정의 폭을 갖고, 외주 단부를 따라 연장되는 패시베이션 막(3)이 남겨져 있다. 이 패시베이션 막의 폭은, 외주 단부에서 5mm 이하로 설정되는 것이 바람직하다.
또한, 반도체 기판으로서는, 도 7에 나타낸 것과 같이, 당초부터 외주 단부가 모따기된 반도체 기판(1)을 적용해도 된다. 이와 같은 반도체 기판을 적용함으로써, 이면 연삭을 행했을 때에, 반도체 기판의 외주 단부가 나이프의 엣지와 같이 되지 않기 때문에, 반도체 기판의 외주 단부를 연삭할 필요가 없어진다.
다음에, 스텝 S7에서는, 반도체 기판(웨이퍼)(1)의 이면(1b)이 연삭된다. 도 6에 나타낸 것과 같이, 반도체 기판(1)의 이면(1b)으로부터 두께 7로 나타낸 부분이 연삭되어, 도 8에 나타낸 것과 같이, 반도체 기판(1)의 두께가 원하는 두께까지 얇아진다.
다음에, 스텝 S8에서는, 반도체 기판(웨이퍼)(1)의 이면(1b)에 웨트에칭 처리가 실시된다. 반도체 기판(1)의 이면은, 숫돌에 의해 연삭된다. 이 때문에, 반도체 기판(1)의 이면(1b)에는 기계적인 연삭에 의해 파쇄층이 형성된다. 파쇄층은, 반도체 기판(1)이 숫돌로부터 받는 응력 등에 의해, 단결정 실리콘의 결정 구조가 무너져 비정질층 등으로 변화한 것이며, 그것의 두께는 수 ㎛ 내지 10㎛ 정도로 된다. 이 파쇄층을 제거하는 수법으로서, 불산과 질산을 포함하는 혼산에 의한 웨트에칭 처리를 실시함으로써 제거하는 수법이 있다.
도 9에 나타낸 것과 같이, 우선, 반도체 기판(1)은, 표면(1a)에 표면 보호 테이프(13)가 부착된 상태에서, 척 스테이지(17)에 설치된 웨이퍼 흡착부(15)에 흡착된다. 다음에, 척 스테이지(17)가 회전을 개시하여, 소정의 회전수에 이른 후, 약액 토출 노즐(9)에서 혼산(11)이, 반도체 기판(1)의 이면(1b)을 향해 토출된다. 이때, 에칭 처리중에서는, 반도체 기판(1)의 이면(1b)에 균일하게 토출시키기 위해, 약액 토출 노즐(9)을 요동시켜도 된다.
반도체 기판(1)의 이면(1b)에 토출된 혼산은, 원심력에 의해 반도체 기판(1)의 외주 단부를 향해 흐르고, 소정의 회수방법에 의해 회수되게 된다. 반도체 기판(1)의 외주 단부를 향해 흐르는 혼산 중 일부의 혼산은, 그것의 표면장력과 중력에 의해 비산하지 않고 반도체 기판(1)의 외주 단부의 표면(1a) 측으로 돌아서 들어가는 일이 있다. 이때, 반도체 기판(1)의 외주 단부의 표면(1a) 측에 패시베이션 막(3)이 남겨져 있음으로써 그 표면(1a) 측이, 혼산에 의해 에칭되는 것을 억제할 수 있다. 이것에 대해서는, 나중에 상세히 설명한다. 혼산에 의해 파쇄층이 제거된 반도체 기판은, 웨이퍼 흡착부(15)로부터 떼져서, 다음 공정으로 보내진다.
도 1에 나타낸 것과 같이, 다음의 공정은, 반도체장치의 기종에 따라, 예를 들면 2개의 플로우가 있다. 1개의 플로우에서는, 반도체 기판의 표면에 부착되어 있던 보호 테이프가 박리(스텝 S9)되고, 반도체 기판의 이면에 이면 전극이 형성된다(스텝 S10). 그후, 반도체 기판이 소정의 부재에 마운트(스텝 S11)되어, 파워 디바이스로서 완성된다. 또한, 다른 플로우에서는, 반도체 기판이 소정의 부재에 마운트(스텝 S12)되고, 그후, 반도체 기판의 표면에 부착되어 있었던 보호 테이프가 박리(스텝 S13)되어, 파워 디바이스로서 완성된다.
전술한 반도체장치의 제조방법에서는, 반도체 기판(1)의 외주 단부의 표면측에 패시베이션 막(3)이 남겨져 있음으로써, 파쇄층을 혼산에 의해 제거할 때에, 혼산에 의해 반도체 기판(1)의 외주 단부의 표면(1a) 측이 에칭되는 것을 억제할 수 있다. 이것에 대해, 비교예와의 관계에서 설명한다.
비교예에 관한 반도체장치의 제조방법에서는, 우선, 도 10에 나타낸 것과 같이, 반도체 기판(101)의 표면(101a)에, 소정의 프로세스를 거쳐, 절연 게이트 구조, 트랜지스터 소자 및 전극 등이 형성된다(점선 틀 102 내부).
여기에서, 외주 단부의 단면 형상이 원형 등인 반도체 기판에 있어서, 도 11에 나타낸 것과 같이, 외주 단부의 연삭을 행하지 않고 반도체 기판(101)의 이면(101b)을 연삭하면, 도 12에 나타낸 것과 같이, 반도체 기판(101)의 외주 단부가 나이프의 엣지와 같이 끝이 뾰족해져, 반도체 기판(101)의 이 빠짐이나 깨짐이 발생하기 쉬워진다. 따라서, 도 13에 나타낸 것과 같이, 반도체 기판(101)의 외주 단부로부터 연삭 폭 105로 나타낸 부분이 연삭되어, 도 14에 나타낸 것과 같이, 반도체 기판(101)의 외주 단부면(101c)이 표면에 대해 거의 수직하게 된다.
다음에, 도 14에 나타낸 것과 같이, 반도체 기판(101)의 이면(101b)으로부터 두께 107로 나타낸 부분이 연삭되어, 도 15에 나타낸 것과 같이, 반도체 기판(101)의 두께가 원하는 두께까지 얇게 된다. 다음에, 반도체 기판(101)의 이면(101b) 연삭에 의해 발생한 파쇄층이 혼산에 의해 제거된다. 도 16에 나타낸 것과 같이, 반도체 기판(101)은, 표면(101a)에 표면 보호 테이프(113)가 부착된 상태에서, 척 스테이지(117)에 설치된 웨이퍼 흡착부(115)에 흡착된다. 척 스테이지(117)의 회전수가 소정의 회전수에 이른 후, 약액 토출 노즐(109)에서 혼산(111)이, 반도체 기판(101)의 이면(101b)을 향해 토출된다.
반도체 기판(101)의 이면(101b)에 토출되어, 원심력에 의해 반도체 기판(101)의 외주 단부를 향해 흐르는 혼산 중 일부의 혼산은, 그것의 표면장력과 중력에 의해 비산하지 않고 반도체 기판(101)의 외주 단부의 표면(101a) 측으로 돌아서 들어가는 일이 있다.
반도체 기판(101)의 표면(101a)에는, 표면 보호 테이프(113)가 부착되어 있지만, 반도체 기판(101)의 외주 단부의 연삭시에, 그 보호 테이프(113)를 연삭하면, 숫돌이 막힘을 일으켜 연삭 속도가 저하한다. 이것을 방지하기 위해, 보호 테이프(113)는 반도체 기판(101)의 직경보다도 작은 직경을 갖고 반도체 기판(101)에 부착되어 있다. 이 때문에, 도 17에 나타낸 것과 같이, 반도체 기판(101)의 외주 단부면(101c)으로부터 표면(101a) 측으로 돌아서 들어간 혼산에 의해, 반도체 기판(101)의 표면(101a) 측에서는 도려내지는 것과 같이 에칭이 진행되게 된다(점선 틀 121 내부 참조).
예를 들면, 혼산에 의해 반도체 기판(101)의 이면(101b)을 약 20㎛ 만큼 에칭에 의해 제거하려고 하면, 최종적으로는, 도 18에 나타낸 것과 같이, 반도체 기판(101)의 외주 단부로부터 직경 방향 R에서는 약 100㎛ 정도, 두께 방향 L에서는 약 60㎛정도의 영역이 제거되게 된다. 그렇다면, 반도체 기판(101)의 외주 단부를 연삭했는데도 불구하고, 최종적인 반도체 기판(101)의 외주 단부의 마무리 형상이 나이프의 엣지와 같이 되어 버리게 된다(점선 틀 123 내부 참조). 이 때문에, 나중의 공정에서 반도체 기판(101)의 핸들링 등을 할 때, 반도체 기판(101)이 이가 빠지거나, 또는, 깨져 버릴 우려가 상당히 있다.
이에 대해, 전술한 반도체장치의 제조방법에서는, 반도체 기판(1)의 외주 단부의 표면(1a) 측에 링 형상으로 패시베이션 막(3)이 남겨져 있다. 이에 따라, 혼산이 반도체 기판(1)의 외주 단부면(1c)으로부터 표면(1a) 측으로 돌아서 들어갔다고 하더라도, 혼산에 의한 에칭이 저지되어, 외주 단부가 나이프의 엣지와 같이 되는 것을 방지할 수 있다. 그 결과, 나중의 공정에 있어서 반도체 기판(1)의 핸들링 등을 할 때에, 반도체 기판(1)이 이가 빠지거나, 또는, 깨져 버리는 것을 확실하게 저지할 수 있다.
다음에, 발명자들에 의해 평가된, 패시베이션 막과 반도체 기판(웨이퍼)의 깨짐의 관계에 대해 설명한다. 우선, 패시베이션 막의 폭을 1.5mm로 하고, 막 두께를 1㎛, 5㎛, 10㎛, 20㎛, 30㎛, 50㎛로 나누어, 반도체 기판의 이면을 연삭하여, 반도체 기판이 깨지는 비율(탈락율)을 평가했다. 그 평가 결과의 그래프를 도 19에 나타낸다. 횡축은 연삭 마무리 두께(㎛)이며, 종축은 반도체 기판의 가공시의 탈락율(%)이다.
도 19에 나타낸 것과 같이, 패시베이션 막의 막 두께가 1㎛, 5㎛, 10㎛인 경우에서는, 연삭 마무리 두께가 100㎛이 될 때까지 반도체 기판의 깨지는 비율은 극히 낮은 것에 대해, 패시베이션 막의 막 두께가 20㎛, 30㎛, 50㎛인 경우에서는, 연삭 마무리 두께가 200㎛보다 얇아지면, 깨지는 비율이 상승하기 시작하는 것을 알 수 있다. 즉, 패시베이션 막은 반도체 기판의 외주부가 나이프의 형상으로 되는 것을 억제하는 관점에서 필요하지만, 패시베이션 막의 막 두께가 지나치게 두꺼우면 연삭가공시에 반도체 기판이 깨져 버리는 비율이 증가한다.
이번의 평가 결과로부터, 반도체 기판의 외주부가 나이프의 형상이 되는 것을 억제하면서, 반도체 기판의 연삭에 의한 깨짐을 억제하기 위해서는, 패시베이션 막의 막 두께는 10㎛을 초과하지 않도록 할 필요가 있는 것이 판명되었다.
다음에, 애스펙트 비(패시베이션 막의 막 두께/패시베이션 막의 막 폭)를, 0.001, 0.003, 0.007, 0.020, 0.030.0.050으로 나누고, 반도체 기판의 이면을 연삭하여, 반도체 기판이 깨지는 비율(탈락율)을 평가했다. 그 평가 결과의 그래프를 도 20에 나타낸다. 횡축은 연삭 마무리 두께(㎛)이며, 종축은 반도체 기판의 가공시의 탈락율(%)이다.
도 20에 나타낸 것과 같이, 애스펙트 비가 0.001, 0.003, 0.007인 경우에서는, 연삭 마무리 두께가 100㎛이 될 때까지 반도체 기판의 깨지는 비율은 극히 낮은 것에 대해, 애스펙트 비가 0.020, 0.030.0.050인 경우에서는, 연삭 마무리 두께가 200㎛보다 얇아지면, 깨지는 비율이 상승하기 시작하는 것을 알 수 있다. 즉, 패시베이션 막은 반도체 기판의 외주부가 나이프의 형상으로 되는 것을 억제하는 관점에서 필요하지만, 애스펙트 비가 지나치게 높아지면 연삭가공시에 반도체 기판이 깨져 버리는 비율이 증가한다. 또한, 이 그래프는, 막 폭이 1.5mm인 경우의 그래프이지만, 막 폭을 변화시킨 경우에도, 동일한 결과가 얻어졌다.
이번의 평가 결과로부터, 반도체 기판의 외주부가 나이프의 형상으로 되는 것을 억제하면서, 반도체 기판의 연삭에 의한 깨짐을 억제하기 위해서는, 애스펙트 비는 0.007을 초과하지 않도록 할 필요가 있는 것이 판명되었다.
이때, 전술한 반도체장치의 제조방법에서는, 파쇄층을 제거하는 약액으로서, 불산과 질산의 혼산을 예로 들어 설명했지만, 불산, 질산, 인산 및 황산을 혼합한 약액을 사용해도 된다.
본 발명은, 파워계의 반도체장치에 유효하게 이용된다.
본 발명을 상세히 설명하고 나타내어 왔지만, 이것은 단지 예시를 위한 것으로, 본 발명을 한정하는 것으로 취해져서는 안되며, 본 발명의 범위는 첨부의 청구범위에 의해 해석되는 것이 명확하게 이해될 것이다.

Claims (10)

  1. 서로 대향하는 제1주표면 및 제2주표면을 갖는 반도체 기판의 상기 제1주표면에, 상기 반도체 기판의 외주 단부로부터 내측을 향해 소정의 폭을 갖고 상기 외주 단부를 따라 연장되는 보호막을 형성하는 공정과,
    상기 반도체 기판의 상기 외주 단부를 연삭함으로써, 상기 제1주표면 및 상기 제2주표면과 직교하는 외주 단부면을 형성하는 공정과,
    상기 반도체 기판의 상기 제2주표면을 연삭함으로써, 상기 반도체 기판의 두께를 소정의 두께까지 얇게 하는 공정과,
    연삭된 상기 제2주표면을 윗쪽을 향한 상태에서, 상기 반도체 기판을 회전시키면서 상기 제2주표면 위에 소정의 약액을 토출함으로써, 상기 제2주표면에 에칭 처리를 실시하는 공정을 구비한, 반도체장치의 제조방법.
  2. 제 1항에 있어서,
    상기 보호막은, 두께가 1㎛ ~ 10㎛ 범위내에서 형성된, 반도체장치의 제조방법.
  3. 제 1항에 있어서,
    상기 보호막의 막 두께를 상기 폭으로 나눈 비율을 애스펙트 비로 하면, 상기 보호막은, 상기 애스펙트 비의 값이 0.001 ~ 0.007 범위내에서 형성된, 반도체장치의 제조방법.
  4. 제 1항에 있어서,
    소정의 상기 약액으로서, 불산, 질산, 인산 및 황산을 포함하는 혼산이 사용되는, 반도체장치의 제조방법.
  5. 제 1항에 있어서,
    상기 보호막으로서, 실리콘 질화막 및 폴리이미드 막 중에서 어느 한 개의 막이 형성되는, 반도체장치의 제조방법.
  6. 서로 대향하는 제1주표면 및 제2주표면을 갖고, 외주 단부가 연삭된 반도체 기판을 준비하는 공정과,
    상기 반도체 기판의 상기 제1주표면에, 상기 반도체 기판의 상기 외주 단부로부터 내측을 향해 소정의 폭을 갖고 상기 외주 단부를 따라 연장되는 보호막을 형성하는 공정과,
    상기 반도체 기판의 상기 제2주표면을 연삭함으로써, 상기 반도체 기판의 두께를 소정의 두께까지 얇게 하는 공정과,
    연삭된 상기 제2주표면을 윗쪽을 향한 상태에서, 상기 반도체 기판을 회전시키면서 상기 제2주표면 위에 소정의 약액을 토출함으로써, 상기 제2주표면에 에칭 처리를 실시하는 공정을 구비한, 반도체장치의 제조방법.
  7. 제 6항에 있어서,
    상기 보호막은, 두께가 1㎛ ~ 10㎛ 범위내에서 형성된, 반도체장치의 제조방법.
  8. 제 6항에 있어서,
    상기 보호막의 막 두께를 상기 폭으로 나눈 비율을 애스펙트 비로 하면, 상기 보호막은, 상기 애스펙트 비의 값이 0.001 ~ 0.007 범위내에서 형성된, 반도체장치의 제조방법.
  9. 제 6항에 있어서,
    소정의 상기 약액으로서, 불산, 질산, 인산 및 황산을 포함하는 혼산이 사용되는, 반도체장치의 제조방법.
  10. 제 6항에 있어서,
    상기 보호막으로서, 실리콘 질화막 및 폴리이미드 막 중에서 어느 한 개의 막이 형성되는, 반도체장치의 제조방법.
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