KR20050020743A - Ｓｏｉ 기판의 가공방법 - Google Patents
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Abstract
반도체 기판으로 이루어지는 이면층과, 상기 이면층의 윗면에 적층된 절연층과, 상기 절연층의 윗면에 적층된 반도체 박막층과, 상기 반도체 박막층의 표면에 형성된 회로로 구성되는 SOI 기판의 가공방법으로서, 이면층을 연삭하여 소정의 두께로 잔존시키는 연삭공정과, 상기 연삭공정에 의해 소정의 두께로 형성된 이면층을 화학적 에칭처리하여 제거하고 절연층을 노출시키는 에칭 공정을 포함한다.
Description
본 발명은 반도체 기판으로 이루어지는 이면층의 윗면에 절연층을 형성하고, 이 절연층의 윗면에 형성된 반도체 박막층의 표면에 회로를 형성한 SOI 기판의 가공방법에 관한 것이다.
근래, 신호처리 속도를 향상시키는 반도체칩을 얻기 위하여, 반도체 기판으로 이루어지는 이면층의 윗면에 절연층을 형성하고, 이 절연층의 윗면에 형성된 반도체 박막층의 표면에 회로를 형성한 SOI 기판이 실용화되고 있다. 이 SOI 기판은 표면에 산화막 등의 절연층이 형성된 실리콘 등의 반도체 기판끼리를 마주보게 하여 접합하는 웨이퍼 접합법이나, 실리콘 등의 반도체 기판내에 산소원자를 이온주입하고, 이어서 열처리함으로써 내부에 산화막 등의 절연층을 형성하는 SIMOX법 등으로 구성된다. 그리고, 한쪽 반도체 기판측을 연마 등에 의해 박육화하여 반도체 박막층을 형성하고, 이 반도체 박막층의 표면에 회로를 형성한다. 이와 같이 형성된 SOI 기판은 회로가 형성된 각 영역을 다이싱함으로써, 개개의 반도체 칩으로 형성된다.
상술한 바와 같이 구성되는 반도체칩은, 방열성 및 전기특성을 양호하게 하기 위하여, 또한 복수의 반도체칩을 적층하여 다층구조의 반도체 디바이스를 구성하기 위하여, 그 두께를 가능한 한 얇게 형성하는 것이 바람직하다. 그 때문에, SOI 기판을 개개의 반도체 칩으로 분할하기 전에, 반도체 기판으로 이루어지는 이면층을 연삭하여 소정 두께로 가공하고 있다.
그리고, SOI 기판을 구성하는 반도체 기판으로 이루어지는 이면층을 연삭 지석(숫돌)에 의해 기계적으로 연삭하면, 산화막 등의 절연층에 손상을 줄 우려가 있어, 절연층의 바로 앞 70㎛ 정도에서 연삭을 멈춘다. 이 때문에, 충분히 얇은 반도체칩을 제조할 수 없다는 문제가 있다. 또한, 연삭된 이면층에는 스트레스가 잔류하여, 반도체 칩에 휘어짐이 발생하거나 항절 강도(抗折强度)가 저하하는 등의 문제도 있다.
도 1은 SOI 기판의 사시도이다.
도 2는 도 1에 나타내는 SOI 기판의 단면확대도이다.
도 3은 본 발명을 실시하기 위해 사용하는 에칭 장치의 일예를 나타내는 간략도이다.
도 4는 본 발명을 실시하기 위해 사용하는 연삭장치의 일예를 나타내는 요부사시도이다.
본 발명은 상기 사실에 감안하여 이루어진 것으로, 그 주된 기술적 과제는 연삭에 의한 스트레스를 잔류시키지 않고, 얇게 가공할 수 있는 SOI 기판의 가공방법을 제공하는데 있다.
본 발명에 따르면, 상기 주된 기술적 과제를 해결하기 위하여, 반도체 기판으로 이루어지는 이면층과, 상기 이면층의 윗면에 적층된 절연층과, 상기 절연층의 윗면에 적층된 반도체 박막층과, 상기 반도체 박막층의 표면에 형성된 회로로 구성된 SOI 기판의 가공방법으로서,
상기 이면층을 화학적 에칭 처리하여 제거하고, 상기 절연층을 노출시키는 에칭 공정을 포함하는 것을 특징으로 하는 SOI 기판의 가공방법이 제공된다.
또한, 본 발명에 따르면, 반도체 기판으로 이루어지는 이면층과, 상기 이면층의 윗면에 적층된 절연층과, 상기 절연층의 윗면에 적층된 반도체 박막층과, 상기 반도체 박막층의 표면에 형성된 회로로 구성된 SOI 기판의 가공방법으로서,
상기 이면층을 연삭하여 소정의 두께로 잔존시키는 연삭공정과,
상기 연삭공정에 의해 소정의 두께로 형성된 상기 이면층을 화학적 에칭 처리하여 제거하고, 상기 절연층을 노출시키는 에칭 공정을 포함하는 것을 특징으로 하는 SOI 기판의 가공방법이 제공된다.
상기 연삭공정에서 잔존하는 상기 이면층의 소정 두께는, 100~10㎛로 설정되어 있다. 또한, 상기 이면층은 실리콘(Si)으로 형성되어 있으며, 상기 절연층은 산화규소(SiO2)에 의해 형성되어 있다. 또한, 상기 에칭공정에서의 화학적 에칭 처리는, 불소와 질산을 포함하는 에칭액에 의해 수행된다.
이하, 첨부도면을 참조하여, 본 발명에 따른 SOI 기판의 가공방법의 바람직한 실시예에 대하여 더욱 상세히 설명한다.
도 1에는 SOI 기판의 사시도가 나타나 있으며, 도 2에는 도 1에 나타내는 SOI 기판의 단면이 확대되어 나타나 있다.
도시한 SOI 기판(10)은 실리콘(Si) 기판으로 이루어지는 이면층(11)과, 상기 이면층(11)의 윗면에 적층된 산화규소(SiO2)로 이루어지는 절연층(12)과, 상기 절연층(12)의 윗면에 적층된 실리콘(Si) 기판으로 이루어지는 반도체 박막층(13)과, 상기 반도체 박막층(13)의 표면에 형성된 회로(14)에 의해 구성되어 있다. 이와 같은 SOI 기판(10)은 상술한 웨이퍼 접합법이나 SIMOX법 등에 의해 구성된다. SOI 기판(10)을 구성하는 각 층의 두께는, 이면층(11)이 400㎛정도, 절연층(12)이 0.1~0.5㎛정도, 반도체 박막층(13) 및 회로(14)가 2~3㎛정도로 형성되어 있다.
본 발명에 따른 제 1 실시예에서는, 상기 SOI 기판(10)을 구성하는 실리콘(Si) 기판으로 이루어지는 이면층(11)을 화학적 에칭 처리하여 제거한다.
여기서, 에칭 장치에 대하여 도 3을 참조하여 설명한다. 도 3에 나타내는 에칭 장치(1)는 에칭해야할 SOI 기판(10)을 보유하는 스피너(spinner) 테이블(2)을 구비하고 있다. 이 스피너 테이블(2)은 회전 가능하게 설치되어 있고, 그 상단에는 실질상 수평인 평탄한 원형 지지면(2a)을 가진다. 스피너 테이블(2)에는 적절한 동력 전달 기구(도시하지 않음)를 통하여 구동원으로서의 전동 모터(3)가 연결되어 있다. 전동 모터(3)가 구동되면, 스피너 테이블(2)이 소요 회전 속도로 회전된다.
스피너 테이블(2)에 관련하여, 도 3에 간략히 도시하는 반송수단(4)이 설치되어 있다. 이 반송수단(4)은 가동 암(arm)의 선단에 SOI 기판(10)을 진공흡착하여 소요 경로를 통하여 반송할 수 있는 주지의 형태인 것이 좋다. 반송수단(4)은 1장의 SOI 기판(10)을 스피너 테이블(2) 위로 반송하고, 후술하는 에칭 공정과 린스 및 건조 공정 종료 후에 SOI 기판(10)을 스피너 테이블(2) 위에서부터 소요 장소로 반송한다. 스피너 테이블(2) 위로 반송되는 SOI 기판(10)은 플립(flip) 상태, 즉 그 이면층(11)이 윗쪽을 향한 상태에서 스피너 테이블(2) 위로 반송된다. SOI 기판(10)의 표면, 즉 회로(14)가 형성된 반도체 박막층(13)의 표면(도 1 및 도 2 참조)에는 적절한 강성 수지 필름으로 형성할 수 있는 보호부재(16)가 접착되어 있다. 따라서, 보호부재(16)가 스피너 테이블(2) 위에 놓이고, SOI 기판(10)의 이면층(11)이 윗쪽에 위치된다. 한편, 스피너 테이블(2) 위에 놓여진 SOI 기판(10)의 외경은 스피너 테이블(2)의 원형 지지면(2a)의 외경보다 약간 크다.
도시한 에칭 장치(1)에서는, 스피너 테이블(2)에 공기 취입 수단(5)이 부설되어 있다. 이 공기 취입 수단(5)은 스피너 테이블(2)의 아랫쪽에서부터 테두리에 이르고, 이어서 스피너 테이블(2) 위에 보유된 SOI 기판(10)의 아랫면을 따라 연장되는 유로(5a)를 가지고 있다. 압축공기원(도시하지 않음)으로부터 공급되는 공기는, 스피너 테이블(2)의 테두리로부터 SOI 기판(10)의 아랫면을 따라 유동하여, SOI 기판(10)의 윗면에 처리되는 에칭액이 SOI 기판(10)의 아랫면으로 유동하는 것을 방지한다. 또한, 스피너 테이블(2)에는 스피너 테이블(2) 위의 SOI 기판(10)의 윗면에 처리된 에칭액을 회수하기 위한 에칭액 회수수단(6)도 부설되어 있다. 이 에칭액 회수수단(6)은 협동하여 회수탱크를 형성하는 정지부재(61) 및 가동부재(62)로 구성되어 있다. 정지부재(61)는 원통형 외벽(61a), 고리모양 저벽(61b) 및 원통형 내벽(61c)을 가진다. 가동부재(62)는 원통형상의 하부와 단면형상이 활 모양인 상부를 가진다. 스피너 테이블(2) 위의 SOI 기판(10)의 윗면에 에칭액이 처리되는 동안에는, 가동부재(62)가 도면에서 실선으로 나타내는 상승 위치에 위치되며, SOI 기판(10)의 윗면을 방사상으로 유동한 에칭액은, 정지부재(61)의 내벽(61c)의 상단과 가동부재(62)의 상단 사이에 규정된 고리모양 입구(63)로부터 에칭액 회수수단(6) 안으로 유입된다. 한편, SOI 기판(10)에 순수 등의 세정액을 실시하여 린스할 때에는, 가동부재(62)가 도면에서 2점 쇄선으로 나타내는 하강 위치에 위치되어 고리모양 입구(63)가 닫히고, 에칭액 회수수단(6) 안으로 세정액이 유입되는 것이 방지된다.
도시한 에칭 장치(1)는 스피너 테이블(2)에 보유된 SOI 기판(10)에 에칭액을 공급하는 에칭액 공급수단(7)을 구비하고 있다. 도사한 실시예에서의 에칭액 공급수단(7)은 에칭액 수용탱크(71)를 구비하고 있다. 이 에칭액 수용탱크(71) 안에는, 상기 스피너 테이블(2) 위에 놓여 있는 실리콘으로 이루어지는 SOI 기판(10)의 윗면에 처리해야 할 에칭액(72)이 수용되어 있다. 이 에칭액(72)은 질산과 불화수소산을 함유하는 수용액이다. 에칭액 수용탱크(71) 안의 에칭액(72)은 펌프(73)에 의해 송출되며, 송액관(送液管;74)을 통하여 스피너 테이블(2) 위의 SOI 기판(10)의 윗면으로 공급된다. 도시한 에칭액 공급수단(7)은 스피너 테이블(2)에 보유된 SOI 기판(10)의 회전중심부에 에칭액을 공급하는 에칭액 공급 노즐(75)을 구비하고 있으며, 이 에칭액 공급 노즐(75)은 상기 송액관(74)에 접속되어 있다. 또한, 에칭액 공급 노즐(75)은 스피너 테이블(2) 위에 보유되어 있는 SOI 기판(10)의 윗쪽에 위치하는 작용위치(도 3에 도시하는 위치)와 SOI 기판(10)의 윗쪽에서부터 떨어져 있는 비작용 위치에 선택적으로 위치되도록 구성되어 있다.
한편, 도시한 에칭장치(1)는 상기 에칭액 회수수단(6)의 회수 탱크에 회수된 에칭액을 배출하는 에칭액 배출수단(8)을 구비하고 있다. 이 에칭액 배출수단(8)은 에칭액 회수수단(6)의 회수탱크를 형성하는 고리모양 저벽(61b)에 설치된 도시하지 않은 배출구에 접속된 드레인파이프(drainpipe)(81)와, 상기 드레인파이프(81)를 통하여 배출되는 에칭액을 수용하는 드레인탱크(82)로 이루어져 있다.
도시한 에칭장치(1)는 이상과 같이 구성되어 있으며, 아래에서는 SOI 기판(10)의 에칭처리에 대하여 설명한다.
에칭액 공급수단(7)의 펌프(73)를 작동시켜, 에칭액 수용탱크(71)내의 에칭액(72)을 송액관(74)을 통하여 에칭액 공급노즐(75)로부터 스피너 테이블(2) 위에 보유된 상기 SOI 기판(10)의 이면층(11)의 윗면을 향하여 분사시킴으로써 에칭이 이루어진다. 실리콘으로 이루어지는 SOI 기판(10)의 이면층(11)의 윗면에 질산과 불화수소산을 함유하는 에칭액(72)을 분사시키면, 실리콘으로 이루어지는 SOI 기판(10)의 이면층(11)의 에칭은,
Si+2HNO3+6HF→H2SiF6+3H2O+NO2+NO
로 나타낼 수 있다. 충분한 양의 질산이 존재하는 상황에서 에칭속도는, 불화수소산의 농도와 에칭액(82)의 온도에 의해 결정된다. 따라서, 소요 에칭속도를 설정하기 위해서는, 에칭액(82)의 온도를 소정치로 설정하고, 에칭액(82)에서의 질산함유량을 과잉되게 설정하는 동시에, 불화수소산의 함유량을 소정치로 설정하는 것이 중요하다. 예를 들어, 불화수소산(50%)과 질산(70%)을 1:4.5의 비율로 혼합한 에칭액으로 실리콘(Si)을 에칭하면, 30㎛/min의 속도로 에칭된다. 한편, 상술한 혼합비율의 에칭액으로 산화규소(SiO2)를 에칭하면, 그 에칭속도가 0.5㎛/min로, 산화규소(SiO2)의 에칭속도는 실리콘(Si)의 에칭속도의 1/60로 매우 늦다.
스피너 테이블(2) 위에 보유된 SOI 기판(10)의 이면층(11)의 윗면에 에칭액(72)을 공급하여 이면층(11)을 에칭할 때에는, 스피너 테이블(2)은 600rpm정도의 속도로 회전되며, 이에 의해 에칭액 공급노즐(75)로부터 분사된 에칭액(72)이 SOI 기판(10)의 이면층(11)의 윗면 전체에 걸쳐 충분히 균일하게 유동된다. 스피너 테이블(2)에 부설되는 공기 취입 수단(5)은 스피너 테이블(2)의 테두리로부터 SOI 기판(10)의 아랫면을 따라 공기를 유동시켜, 이에 의해 SOI 기판(10)의 아랫면 즉, 표면에 에칭액(72)이 접촉하는 것을 방지한다. 에칭액 회수수단(6)의 가동부재(62)는 도면에서 실선으로 나타내는 상승위치에 위치되며, SOI 기판(10)의 윗면을 유동한 에칭액(72)은 에칭액 회수수단(6)내로 회수된다. 에칭액 회수수단(6) 안으로 회수된 에칭액(72)은 에칭액 배출수단(8)의 드레인파이프(81)를 통하여 트레인탱크(82)로 배출된다.
상술한 에칭공정에서, 스피너 테이블(2) 위에 보유된 SOI 기판(10)의 이면층(11)은 실리콘(Si)으로 형성되어 있기 때문에, 상술한 바와 같이 30㎛/min의 속도로 에칭된다. 이 때문에, 이면층(11)의 두께가 상술한 바와 같이 400㎛인 경우에는, 이면층(11)을 에칭하는데 약 13.4분이 소요된다. 따라서, SOI 기판(10)의 이면층(11)을 약 13.4분 에칭처리함으로써 제거할 수 있으며, 절연층(12)이 노출된다. 한편, 절연층(12)인 산화규소(SiO2)의 에칭속도는 상술하 바와 같이 0.5㎛/min이기 때문에, 이면층(11)의 에칭의 편차에 의해 부분적으로 빨리 절연층(12)이 노출되는 부분이 있더라도, 절연층(12)이 스토퍼로서 기능하여, 이면층(11)을 완전히 제거할 수 있다. 이와 같이 절연층(12)을 완전히 제거할 수 있기 때문에, SOI 기판(10)의 두께는 절연층(12)(0.1~0.5㎛)과 반도체 박막층(13) 및 회로(14)(2~3㎛)를 더한 2.1~3.5㎛정도가 된다. 이와 같이, 에칭처리에 의해 이면층(11)을 제거하기 때문에, 연삭과 같이 스트레스를 잔류시키지 않고, 얇게 가공할 수 있다.
상술한 바와 같이, 스피너 테이블(2) 위에 보유된 SOI 기판(10)을 구성하는 이면층(11)의 에칭공정이 완료된 후에는, 필요에 따라 스피너 테이블(2) 위의 SOI 기판(10)을 린스하고, 건조할 수 있다. 린스 공정은 에칭액(72)을 공급하기 위한 공급노즐(75)을 SOI 기판(10) 위의 작용 위치로부터 비작용 위치로 후퇴시켜, 순수 등의 세정액을 분사하는 분사노즐(도시하지 않음)을 SOI 기판(10)의 윗쪽에 위치시키고, SOI 기판(10)의 윗면에 세정액을 분사시킴으로써 행할 수 있다. 이 때에는, 에칭액 회수수단(6)의 가동부재(62)를 도면에서 2점 쇄선으로 나타내는 하강위치로 하강시켜, 에칭액 회수수단(6)의 고리모양 입구(63)를 닫고, 세정액이 에칭 회수수단(6)으로 진입하는 것을 방지한다. SOI 기판(10)의 건조는 스피너 테이블(2)을 예를 들어, 2000 내지 3000rpm정도의 속도로 회전시키는 소위 스핀 건조에 의해 수행할 수 있다.
이어서, 본 발명에 따른 SOI 기판의 가공방법의 제 2 실시예에 대하여 설명한다.
제 2 실시예에서는, SOI 기판(10)을 구성하는 이면층(11)을 연삭하여 소정 두께(예를 들어, 100~10㎛) 잔존시킨다(연삭공정). 즉, 상술한 바와 같이 회로(14)가 형성되어 있는 반도체 박막층(13)의 표면(도 1 및 도 2 참조)에 보호부재(16)가 점착된 SOI 기판(10)을, 도 4에 나타내는 연삭장치(9)의 척테이블(91) 위에 이면층(11)을 위로하여 보유한다. 이와 같이 척테이블(91) 위에 SOI 기판(10)을 이면층(11)을 위로 하여 보유했으면, 척테이블(91)을 예를 들어 300rpm으로 회전시키면서, 연삭 지석(92)을 예를 들어, 6000rpm으로 회전시켜 SOI 기판(10)을 이면층(11)에 접촉함으로서 연삭한다. 그리고, 이면층(11)의 두께가 소정 양 예를 들어, 70㎛가 될 때까지 연삭한다.
상기 연삭공정에서, SOI 기판(10)의 이면층(11)의 두께가 소정 양 예를 들어, 70㎛가 될 때까지 연삭하였으면, 이면층(11)을 상술한 에칭공정을 수행하여 에칭 제거하고, 절연층(12)을 노출시킨다. 이와 같이 제 2 실시예에서는, SOI 기판(10)의 이면층(11)을 연삭공정과 에칭공정에 의해 제거하기 때문에, 상술한 제 1 실시예와 같이 에칭공정만으로 이면층(11)을 에칭 제거하는 것에 비하여 생산성을 향상시킬 수 있다. 또한, 제 2 실시예에서는, 연삭공정에 의해 SOI 기판(10)의 이면층(11)의 두께가 소정 양 예를 들어, 70㎛가 될 때까지 연삭한 후에, 이 균일 두께로 남겨진 이면층(11)을 에칭공정에서 두께 70㎛의 이면층(11)을 에칭에 의해 모두 제거할 수 있는 시간인 140초 동안 에칭함으로써 에칭 제거하기 때문에, SOI 기판(10)의 마무리 두께를 균일하게 할 수 있다.
여기서, 상술한 에칭 장치에 의한 에칭처리 특성에 대하여 설명한다. 스피너 테이블(2) 위에 보유된 SOI 기판(10)의 이면층(11)의 회전중심부에 공급된 에칭액은, 반응열의 축적 및 회전에 의한 마찰열과 활성작용에 의해 온도가 높아져, 예를 들어 직경이 300mm정도인 SOI 기판(10)의 중심부에서 20℃정도여도 바깥둘레부에서는 70℃정도까지 상승한다. 이 에칭액의 온도상승에 의해 반응속도가 올라가며, 피처리물의 바깥둘레로 갈수록 에칭 제거량이 증대한다. 이와 같이, 에칭 제거량이 중심부와 중간부와 외주부에서 다르기 때문에, SOI 기판(10)의 직경이 큰 경우에는, 이면층(11)(두께가 약 400㎛)을 모두 에칭에 의해 제거하면, 중심부와 중간부와 외주부에서 절연층(1)에 도달하기까지의 시간에 커다란 차이가 발생한다. 그 결과, SOI 기판(10)의 직경이 큰 경우에는 절연층(12)이 에칭 작용에 대한 스피너로서 기능할 수 있는 시간(2~5초) 내에 이면층(11)을 모두 에칭 제거할 수 없는 경우가 있어, 에칭 속도에 따른 에칭량의 관리가 불가능하다. 그런데도, 제 2 실시예에서는 연삭공정에 의해 SOI 기판(10)의 이면층(11)을 연삭하여 얇게 한 후에, 이 얇게 남겨진 이면층(11)을 에칭 공정에서 에칭 제거하기 때문에, 중심부와 중간부와 외주부에서 절연층(12)에 도달하기까지의 시간에 커다란 차이가 발생하지 않아, 절연층(12)이 에칭작용에 대한 스토퍼로서 기능할 수 있는 시간(2~5초) 내에 이면층(11)을 모두 에칭 제거할 수 있으며, 에칭 속도에 따른 에칭량의 관리가 가능해진다.
이상, 본 발명을 도시한 실시예에 따라 설명하였는데, 본 발명은 실시예에만 한정되는 것은 아니다. 상술한 실시예에서는 에칭공정에서의 화학적 에칭으로서 에칭액에 의해 습식 에칭을 적용한 예를 나타내었지만, 본 발명은 화학적 에칭으로서는 예를 들어 XeF2, SF6 가스를 사용한 플라스마 에칭 등의 건식 에칭을 채용하여도 좋다.
이상과 같이 본 발명에 따른 SOI 기판의 가공방법에 있어서는, 실리콘 등의 반도체 부재와, 반도체 부재를 산화하여 형성되는 절연부재의 에칭속도가 극히 다른 것을 이용하여, SOI 기판의 이면층을 에칭 처리에 의해 제거하여 절연층을 노출하기 때문에, 연삭과 같이 스트레스를 잔류시키지 않고, 얇게 가공할 수 있다. 이와 같이 하여 가공된 SOI 기판을 다이싱하여 형성된 반도체 칩은 매우 얇기 때문에, 열적 특성이나 전기적 특성이 양호해진다. 또한, 반도체 칩을 상하로 연결하여 다층구조의 반도체 디바이스를 구성하는 경우에는, 회로에서부터 이면에 이르는 전극을 형성하는 구리 등의 금속이 반도체 내로 확산하지 않도록 전극의 둘레에는 산화규소(SiO2) 등의 절연막을 형성할 필요가 있는데, 본 발명에 의해 가공된 SOI 기판은 상기와 같이 절연층이 노출되기 때문에, 미리 절연막을 형성할 필요가 없다.
또한, 본 발명에 따른 SOI 기판의 가공방법에서는, 연삭공정에 의해 SOI 기판의 이면층을 연삭하여 얇게 한 후에, 이 얇게 남겨진 이면층을 에칭공정에서 에칭 제거하기 때문에, 에칭 공정만으로 이면층을 에칭 제거하는 것에 비하여 생산성을 향상시킬 수 있다. 더욱이, 상기와 같이 얇게 남겨진 이면층을 에칭 제거하기 때문에, 중심부와 중간부와 외주부에서 절연층에 도달하기까지의 시간에 커다란 차이가 발생하지 않아, 절연층이 에칭 작용에 대한 스토퍼로서 기능할 수 있는 시간내에 이면층을 모두 에칭 제거할 수 있으며, 에칭속도에 따른 에칭량의 관리가 가능해진다.
Claims (5)
- 반도체 기판으로 이루어지는 이면층과, 상기 이면층의 윗면에 적층된 절연층과, 상기 절연층의 윗면에 적층된 반도체 박막층과, 상기 반도체 박막층의 표면에 형성된 회로로 구성된 SOI 기판의 가공방법으로서,상기 이면층을 화학적 에칭 처리하여 제거하여, 상기 절연층을 노출시키는 에칭 공정을 포함하는 것을 특징으로 하는 SOI 기판의 가공방법.
- 반도체 기판으로 이루어지는 이면층과, 상기 이면층의 윗면에 적층된 절연층과, 상기 절연층의 윗면에 적층된 반도체 박막층과, 상기 반도체 박막층의 표면에 형성된 회로로 구성된 SOI 기판의 가공방법으로서,상기 이면층을 연삭하여 소정의 두께로 잔존시키는 연삭공정과,상기 연삭공정에 의해 소정의 두께로 형성된 상기 이면층을 화학적 에칭 처리하여 제거하고, 상기 절연층을 노출시키는 에칭 공정을 포함하는 것을 특징으로 하는 SOI 기판의 가공방법.
- 제 2 항에 있어서,상기 연삭공정에서 잔존하는 상기 이면층의 소정 두께는, 100~10㎛로 설정되어 있는 SOI 기판의 가공방법.
- 제 1 항 내지 제 3 항 중 어느 한 항에 있어서,상기 이면층은 실리콘(Si)으로 형성되어 있으며, 상기 절연층은 산화규소(SiO2)에 의해 형성되어 있는 SOI 기판의 가공방법.
- 제 1 항 내지 제 4 항 중 어느 한 항에 있어서,상기 에칭공정에서의 화학적 에칭 처리는, 불소와 질산을 포함하는 에칭액에 의해 수행되는 SOI 기판의 가공방법.
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2003
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