CN102013391B - 半导体装置的制造方法 - Google Patents
半导体装置的制造方法 Download PDFInfo
- Publication number
- CN102013391B CN102013391B CN2010102779835A CN201010277983A CN102013391B CN 102013391 B CN102013391 B CN 102013391B CN 2010102779835 A CN2010102779835 A CN 2010102779835A CN 201010277983 A CN201010277983 A CN 201010277983A CN 102013391 B CN102013391 B CN 102013391B
- Authority
- CN
- China
- Prior art keywords
- semiconductor substrate
- type surface
- peripheral end
- grinding
- thickness
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Active
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 197
- 238000004519 manufacturing process Methods 0.000 title claims description 24
- 239000000758 substrate Substances 0.000 claims abstract description 163
- 230000002093 peripheral effect Effects 0.000 claims abstract description 75
- 238000000227 grinding Methods 0.000 claims abstract description 47
- 239000002253 acid Substances 0.000 claims abstract description 21
- 238000000034 method Methods 0.000 claims description 47
- 230000008569 process Effects 0.000 claims description 18
- 235000014347 soups Nutrition 0.000 claims description 15
- KRHYYFGTRYWZRS-UHFFFAOYSA-N Fluorane Chemical compound F KRHYYFGTRYWZRS-UHFFFAOYSA-N 0.000 claims description 10
- 229920001721 polyimide Polymers 0.000 claims description 6
- GRYLNZFGIOXLOG-UHFFFAOYSA-N Nitric acid Chemical compound O[N+]([O-])=O GRYLNZFGIOXLOG-UHFFFAOYSA-N 0.000 claims description 5
- 229910017604 nitric acid Inorganic materials 0.000 claims description 5
- NBIIXXVUZAFLBC-UHFFFAOYSA-N Phosphoric acid Chemical compound OP(O)(O)=O NBIIXXVUZAFLBC-UHFFFAOYSA-N 0.000 claims description 4
- QAOWNCQODCNURD-UHFFFAOYSA-N Sulfuric acid Chemical compound OS(O)(=O)=O QAOWNCQODCNURD-UHFFFAOYSA-N 0.000 claims description 4
- 229910052581 Si3N4 Inorganic materials 0.000 claims description 2
- 229910000147 aluminium phosphate Inorganic materials 0.000 claims description 2
- 230000015572 biosynthetic process Effects 0.000 claims description 2
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 claims description 2
- 238000005336 cracking Methods 0.000 abstract 1
- 238000007599 discharging Methods 0.000 abstract 1
- 238000002161 passivation Methods 0.000 abstract 1
- 230000014509 gene expression Effects 0.000 description 8
- 238000005530 etching Methods 0.000 description 6
- 150000004767 nitrides Chemical class 0.000 description 5
- 230000001681 protective effect Effects 0.000 description 5
- 238000011156 evaluation Methods 0.000 description 4
- 238000003754 machining Methods 0.000 description 4
- 238000005498 polishing Methods 0.000 description 4
- XWROUVVQGRRRMF-UHFFFAOYSA-N F.O[N+]([O-])=O Chemical compound F.O[N+]([O-])=O XWROUVVQGRRRMF-UHFFFAOYSA-N 0.000 description 3
- 239000004411 aluminium Substances 0.000 description 3
- 229910052782 aluminium Inorganic materials 0.000 description 3
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 3
- 230000000052 comparative effect Effects 0.000 description 3
- 238000001179 sorption measurement Methods 0.000 description 3
- 239000004575 stone Substances 0.000 description 3
- 239000004642 Polyimide Substances 0.000 description 2
- 238000010521 absorption reaction Methods 0.000 description 2
- 238000005229 chemical vapour deposition Methods 0.000 description 2
- 238000001312 dry etching Methods 0.000 description 2
- 238000007667 floating Methods 0.000 description 2
- 230000005484 gravity Effects 0.000 description 2
- 238000001039 wet etching Methods 0.000 description 2
- 239000002390 adhesive tape Substances 0.000 description 1
- 238000005520 cutting process Methods 0.000 description 1
- 238000000280 densification Methods 0.000 description 1
- 230000005611 electricity Effects 0.000 description 1
- 239000007772 electrode material Substances 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 230000005669 field effect Effects 0.000 description 1
- 238000010438 heat treatment Methods 0.000 description 1
- 150000002500 ions Chemical class 0.000 description 1
- 229910044991 metal oxide Inorganic materials 0.000 description 1
- 150000004706 metal oxides Chemical class 0.000 description 1
- 229910021421 monocrystalline silicon Inorganic materials 0.000 description 1
- 238000004806 packaging method and process Methods 0.000 description 1
- 239000011148 porous material Substances 0.000 description 1
- 238000002360 preparation method Methods 0.000 description 1
- 238000011084 recovery Methods 0.000 description 1
- 238000007650 screen-printing Methods 0.000 description 1
- 238000010023 transfer printing Methods 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
- H01L21/306—Chemical or electrical treatment, e.g. electrolytic etching
- H01L21/308—Chemical or electrical treatment, e.g. electrolytic etching using masks
- H01L21/3083—Chemical or electrical treatment, e.g. electrolytic etching using masks characterised by their size, orientation, disposition, behaviour, shape, in horizontal or vertical plane
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
- H01L21/304—Mechanical treatment, e.g. grinding, polishing, cutting
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/67—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere
- H01L21/683—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for supporting or gripping
- H01L21/6835—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/67—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere
- H01L21/683—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for supporting or gripping
- H01L21/6835—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
- H01L21/6836—Wafer tapes, e.g. grinding or dicing support tapes
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2221/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof covered by H01L21/00
- H01L2221/67—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere
- H01L2221/683—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping
- H01L2221/68304—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
- H01L2221/68327—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support used during dicing or grinding
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2221/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof covered by H01L21/00
- H01L2221/67—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere
- H01L2221/683—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping
- H01L2221/68304—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
- H01L2221/6834—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support used to protect an active side of a device or wafer
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/0001—Technical content checked by a classifier
- H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/30—Technical effects
- H01L2924/301—Electrical effects
- H01L2924/30105—Capacitance
Landscapes
- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Manufacturing & Machinery (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Mechanical Treatment Of Semiconductor (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
在半导体衬底(1)的表面(1a)中,残留有从外周端部朝向内侧、具有规定的宽度并沿着外周端部延伸的钝化膜(3)。通过对半导体衬底(1)的外周端部进行磨削,形成与表面(1a)和背面(1b)正交的外周端面(1c)。通过对背面(1b)进行磨削,从而使半导体衬底(1)的厚度变薄到规定的厚度。在使磨削了的背面朝向上方的状态下,通过一边使半导体衬底(1)旋转一边在背面上喷出混合酸,从而在背面实施蚀刻处理除去破碎层。由此,抑制半导体衬底的出缺口、破裂。
Description
技术领域
本发明涉及半导体装置的制造方法,特别涉及应用于功率元件的半导体装置的制造方法。
背景技术
在半导体装置中,正在开展利用三维装配的封装件的高密度化。伴随于此,要求使晶片的厚度变薄,在半导体装置的加工完成时的晶片的厚度,变薄到2.5μm左右的厚度。
作为半导体装置,有IGBT(Insulated Gate Bipolar Transistor:绝缘栅型双极晶体管)、MOSFET(Metal Oxide Semiconductor Field EffectiveTransistor:MOS型场效应晶体管)等的功率元件。这些功率元件(功率类半导体装置)例如作为产业用电动机、汽车用电动机等的逆变电路、大容量服务器的电源装置、或者无停电电源装置等的半导体开关而被广泛使用。
在这样的功率类半导体装置中,为了改善以导通特性等代表的通电特性,进行将半导体衬底较薄地加工。近年来,为了改善成本方面和特性方面,使用以FZ(Floating Zone,浮区)晶片为基础的极薄的半导体衬底。例如,在600V耐压的IGBT中,需要使半导体衬底变薄到60~70μm左右。
通常,半导体衬底通过晶背研磨(Back Grinding)、利用抛光(polish)的研磨、或者机械研磨而被较薄地加工。当以这样的方法将半导体衬底较薄地加工时,在半导体衬底中产生变形。因此,为了除去该产生变形的部分,在半导体衬底的背面实施湿法蚀刻处理或干法蚀刻处理。
此外,在功率类半导体装置中,由于需要在半导体衬底的背面形成注入层、或背面电极,所以对半导体衬底的背面实施离子注入处理、溅射处理、以及热处理。可是,由于这样的处理是在将半导体衬底较薄地加工之后进行,所以有在该处理时半导体衬底容易破裂的问题。
为了抑制这样的半导体衬底的破裂,例如在日本特开2007-335659号公报中,提出了在半导体衬底的外周端部的背面设置阶梯差(厚度),提高半导体衬底的强度的方法。
可是,在这样的方法中,在为了除去磨削等导致的加工变形而在半导体衬底的背面实施湿法蚀刻处理时,存在药液由于外周端部的阶梯差而飞散的问题。此外,在将晶片切割为一个一个的芯片的工序中,在将半导体衬底贴附在切割支架(dicing frame)时,存在气泡进入半导体衬底与胶带之间的问题。进而,在除去阶梯差时,有在半导体衬底的背面形成的铝的背面电极侵蚀,或由于设置阶梯差,导致获得的芯片的收获率降低的问题。
此外,作为半导体衬底容易破裂的原因,特别是可以举出半导体衬底的外周端部成为刀的边缘那样的情况。这是由于通常半导体衬底的外周端部以剖面形状成为椭圆的一部分的方式被倒角,所以当通过研磨等将半导体衬底较薄地加工时,半导体衬底的外周部成为刀的边缘那样,该边缘的部分容易出缺口或破裂。
为了抑制这样的半导体衬底的外周端部出缺口等,在日本特开2003-59878号公报中,提出了对半导体衬底的外周端部进行研磨的方法。可是,在该情况下,如以下所示,由于除去加工变形时的湿法蚀刻,有时半导体衬底的外周端部以再次变成刀的边缘的方式而被蚀刻。
也就是说,在使半导体衬底变薄时,为了通过晶背研磨工序除去在半导体衬底产生的加工变形,需要应力消除工序。在这样的应力消除工序中,在半导体衬底的背面实施根据利用硝酸-氢氟酸的药液的湿法蚀刻。
这时,硝酸-氢氟酸可能从半导体衬底的背面蔓延到外周端部的表面侧。于是,通过蔓延的硝酸-氢氟酸,半导体衬底的外周端部的表面侧被蚀刻,半导体衬底的外周端部再次变为刀的边缘那样,半导体衬底的外周端部容易出缺口、破裂的问题依然存在。
发明内容
本发明正是为了解决上述问题而完成的,其目的在于提供一种抑制半导体衬底的出缺口、破裂的半导体装置的制造方法。
本发明的一个半导体装置的制造方法,具备以下的工序。在具有相互相向的第一主表面和第二主表面的半导体衬底的第一主表面,形成保护膜,该保护膜从半导体衬底的外周端部朝向内侧,具有规定的宽度并沿着外周端部延伸。通过对半导体衬底的外周端部进行磨削,形成与第一主表面和第二主表面正交的外周端面。通过对半导体衬底的第二主表面进行磨削,从而使半导体衬底的厚度变薄到规定的厚度。在使磨削了的第二主表面朝向上方的状态下,通过一边使半导体衬底旋转一边在第二主表面上喷出规定的药液,从而在第二主表面实施蚀刻处理。
本发明的另一个半导体装置的制造方法,具备以下的工序。准备具有相互相向的第一主表面和第二主表面、且外周端部被磨削了的半导体衬底。在半导体衬底的第一主表面形成保护膜,该保护膜从半导体衬底的外周端部朝向内侧,具有规定的宽度并沿着外周端部延伸。通过对半导体衬底的第二主表面进行磨削,从而使半导体衬底的厚度变薄到规定的厚度。在使磨削了的第二主表面朝向上方的状态下,通过一边使半导体衬底旋转一边在第二主表面上喷出规定的药液,从而在第二主表面实施蚀刻处理。
根据本发明的一个半导体装置的制造方法,通过在半导体衬底的第一主表面形成保护膜,该保护膜从半导体衬底的外周端部朝向内侧,具有规定的宽度并沿着外周端部延伸,从而在使磨削了的第二主表面朝向上方的状态下,在通过在第二主表面上喷出规定的药液,在第二主表面实施蚀刻处理时,即使药液蔓延到外周端部的第一主表面侧,第一主表面通过在外周端部延伸的保护膜而不被蚀刻。结果,阻止了半导体的外周端部变为刀的边缘那样,能够抑制半导体衬底的出缺口、破裂。
根据本发明的另一个半导体装置的制造方法,通过在半导体衬底的第一主表面形成保护膜,该保护膜从半导体衬底的外周端部朝向内侧,具有规定的宽度并沿着外周端部延伸,从而在使磨削了的第二主表面朝向上方的状态下,在通过对第二主表面上喷出规定的药液,在第二主表面实施蚀刻处理时,即使药液蔓延到外周端部的第一主表面侧,第一主表面也不被蚀刻。结果,阻止了半导体的外周端部变为刀的边缘那样,能够抑制半导体衬底的出缺口、破裂。此外,通过在最初准备外周端部被磨削了的半导体衬底,从而不需要磨削半导体衬底的外周端部。
本发明的上述以及其它的目的、特征、方面以及优点,根据与附图关联地理解的与本发明相关的接下来的详细说明,就能够更清楚了。
附图说明
图1是表示本发明的实施方式的半导体装置的制造流程的流程图。
图2是表示在同实施方式中,半导体装置的制造方法的一个工序的部分剖面图。
图3是表示在同实施方式中,在图2所示的工序之后进行的工序的部分剖面图。
图4是表示在同实施方式中,在图3所示的工序之后进行的工序的部分剖面图。
图5是表示在同实施方式中,在图4所示的工序之后进行的工序的部分剖面图。
图6是表示在同实施方式中,在图5所示的工序之后进行的工序的部分剖面图。
图7是表示在同实施方式中,使用与变形例相关的半导体装置的情况下的制造方法的一个工序的部分剖面图。
图8是表示在同实施方式中,在图6所示的工序之后进行的工序的部分剖面图。
图9是表示在同实施方式中,在图8所示的工序之后进行的工序的部分剖面图。
图10是表示比较例的半导体装置的制造方法的一个工序的部分剖面图。
图11是表示作为在图10所示的工序之后进行的工序,不进行外周端部的磨削而进行背面磨削的情况的部分剖面图。
图12是表示在图11所示的工序之后进行的工序的部分剖面图。
图13是表示作为在图10所示的工序之后进行的工序,进行外周端部的磨削的情况下的工序的部分剖面图。
图14是表示在图13所示的工序之后进行的工序的部分剖面图。
图15是表示在图14所示的工序之后进行的工序的部分剖面图。
图16是表示在图15所示的工序之后进行的工序的剖面图。
图17是表示图16所示的工序的第一状态的剖面图。
图18是表示在图16所示的工序中的、第一状态之后的第二状态的剖面图。
图19是表示在同实施方式中,钝化膜的膜厚与半导体衬底的破裂的关系的图表。
图20是表示在同实施方式中,钝化膜的纵横比与半导体衬底的破裂的关系的图表。
具体实施方式
以下,针对本发明的实施方式的半导体装置的制造方法进行说明。图1表示该半导体装置的制造流程。如图1所示,首先,在步骤S1中,作为投入加工的晶片,准备新的半导体衬底(晶片)。如图2所示,在投入晶片加工时,半导体衬底的外周端部的剖面形状呈圆形的一部分或椭圆形的一部分的形状。
接着,在步骤S2中,如图3所示,在半导体衬底1的表面1a,经过规定的加工,形成绝缘栅极结构、晶体管元件等(虚线框2内)。接着,在步骤S3中,在半导体衬底1的表面1a的规定的区域形成电极(虚线框2内)。电极例如是在半导体衬底1的表面1a上形成铝等的电极材料,通过实施规定的构图而形成。
接着,在步骤S4中,形成钝化膜。如图4所示,为了对形成了晶体管元件等的半导体衬底1的表面1a进行电的、或机械的保护,形成钝化膜3。作为钝化膜3,例如形成利用氮化硅膜等的氮化物或聚酰亚胺等的图案。
这时,由于在半导体衬底1的表面1a形成有由铝等构成的表面电极,所以不能实施基于比较高温度的处理。因此,在形成氮化物的情况下,氮化物首先通过所谓的化学气相沉积法(CVD:Chemical VaporDeposition)在半导体衬底1的表面1a形成。接着,通过照相制版处理对抗蚀剂转印所希望的图案,通过外围曝光(peripheral exposure)而在半导体衬底1的外周部大约3mm左右的区域中残留抗蚀剂。
接着,通过将该抗蚀剂作为掩模,对氮化物实施干法蚀刻处理或湿法蚀刻处理,从而形成所希望的图案的钝化膜。然后,如图5所示,半导体衬底1的外周端部的区域(表面)被钝化膜3覆盖。
此外,在作为钝化膜形成聚酰亚胺膜的情况下,与氮化物的情况同样地,也可以通过照相制版和蚀刻形成所希望的图案的聚酰亚胺膜。此外,也能够使用感光性聚酰亚胺形成钝化膜。进而,作为钝化膜,也可以通过丝网印刷形成聚酰亚胺膜的保护图案。
接着,在步骤S5中,在半导体衬底1的表面1a贴附保护胶带13(参照图9)。这是为了防止在表面1a形成的晶体管元件等和电路被晶片的磨削等污染,此外,这是为了防止由于这样的晶体管元件等和电路的凹凸导致的应力集中,在后述的半导体衬底1的磨削时,半导体衬底1破裂。
接着,在步骤S6中,半导体衬底(晶片)的外周端部被磨削。如图5所示,从半导体衬底1的外周端部起以磨削宽度5表示的部分被磨削,如图6所示,半导体衬底1的外周端面1c相对于表面1a(背面1b)变为大致垂直。虽然磨削宽度5依赖于当初的半导体衬底的形状,但被设为大约0.5mm以下。在半导体衬底1的表面1a中,残留有从外周端部朝向内侧具有规定的宽度、沿着外周端部延伸的钝化膜3。优选该钝化膜的宽度设定为从外周端部起5mm以下。
再有,作为半导体衬底,如图7所示,也可以应用外周端部在最初被倒角了的半导体衬底1。通过应用这样的半导体衬底,在进行背面磨削时,半导体衬底的外周端部不会变成刀的边缘那样,因此不再需要磨削半导体衬底的外周端部。
接着,在步骤S7中,半导体衬底(晶片)1的背面1b被磨削。如图6所示,从半导体衬底1的背面1b起,以厚度7表示的部分被磨削,如图8所示,半导体衬底1的厚度变薄到所希望的厚度。
接着,在步骤S8中,在半导体衬底(晶片)1的背面1b实施湿法蚀刻处理。半导体衬底1的背面通过磨石而被磨削。因此,在半导体衬底1的背面1b,通过机械的磨削形成破碎层。破碎层是半导体衬底1通过从磨石受到的应力等,单晶硅的结晶结构崩溃而变换为非晶质层的层,其厚度从数μm到10μm左右。作为除去该破碎层的方法,有通过实施利用包含氢氟酸和硝酸的混合酸的湿法蚀刻处理进行除去的方法。
如图9所示,首先,半导体衬底1在表面1a贴附了表面保护胶带13的状态下,被设置在夹片台17的晶片吸附部15吸附。接着,夹片台17开始旋转,在达到规定的旋转数之后,通过药液喷出喷嘴9向半导体衬底1的背面1b喷出混合酸11。再有,在蚀刻处理中,为了均匀地喷出到半导体衬底1的背面1b,也可以使药液喷出喷嘴9摇动。
喷出到半导体衬底1的背面1b的混合酸,通过离心力向半导体衬底1的外周端部流动,通过规定的回收方法而被回收。朝向半导体衬底1的外周端部流动的混合酸中的一部分混合酸,通过其表面张力和重力,有时不飞散而蔓延到半导体衬底1的外周端部的表面1a侧。这时,通过在半导体衬底1的外周端部的表面1a侧残留钝化膜3,从而能够抑制该表面侧1a被混合酸蚀刻。针对其在后面详细进行说明。通过混合酸而被除去了破碎层的半导体衬底被从晶片吸附部15取下,送到下一个工序。
如图1所示,下一个工序根据半导体装置的种类,例如有2个流程。在一个流程中,剥离在半导体衬底的表面贴附的保护胶带(步骤S9),在半导体衬底的背面形成背面电极(步骤S10)。之后,半导体衬底被安装到规定的构件(步骤S11),完成功率元件。此外,在另一个流程中,半导体衬底被安装到规定的构件(步骤S12),之后,剥离在半导体衬底的表面贴附的保护胶带(步骤S13),完成功率元件。
在上述的半导体装置的制造方法中,通过在半导体衬底1的外周端部的表面侧残留钝化膜3,从而在通过混合酸除去破碎层时,能够抑制半导体衬底1的外周端部的表面1a侧被混合酸蚀刻。针对这一情况,利用与比较例的关系进行说明。
在比较例的半导体装置的制造方法中,首先,如图10所示,在半导体衬底101的表面101a,经过规定的加工,形成绝缘栅极结构、晶体管元件和电极等(虚线框102内)。
在这里,在外周端部的剖面形状是圆形等的半导体衬底中,如图11所示,当不进行外周端部的磨削而对半导体衬底101的背面101b进行磨削时,如图12所示,半导体衬底101的外周端部如刀的边缘那样变得尖锐,容易发生半导体衬底101的缺口、破裂。因此,如图13所示,从半导体衬底101的外周端部起以磨削宽度105表示的部分被磨削,如图14所示,半导体衬底101的外周端面101c相对于表面变为大致垂直。
接着,如图14所示,从半导体衬底101的背面101b起以厚度107表示的部分被磨削,如图15所示,半导体衬底101的厚度变薄到所希望的厚度。接着,通过混合酸除去半导体衬底101的背面101b的由于磨削产生的破碎层。如图16所示,半导体衬底101在表面101a贴附了表面保护胶带113的状态下,被设置在夹片台117的晶片吸附部115吸附。在夹片台117的旋转数达到规定的旋转数之后,通过药液喷出喷嘴109向半导体衬底101的背面101b喷出混合酸111。
喷出到半导体衬底101的背面101b、通过离心力而向半导体衬底101的外周端部流动的混合酸中的一部分混合酸,通过其表面张力和重力,有时不飞散而蔓延到半导体衬底101的外周端部的表面101a侧。
在半导体衬底101的表面101a,虽然贴附有表面保护胶带113,但在半导体衬底101的外周端部的磨削时,当磨削该保护胶带113时,磨石发生磨具气孔堵塞而磨削速度降低。为了防止该情况,保护胶带113以比半导体衬底101的直径小的直径贴附在半导体衬底101。这样,如图17所示,通过从半导体衬底101的外周端面101c蔓延到表面101a侧的混合酸,在半导体衬底101的表面101a侧以掏挖的方式进行蚀刻(参照虚线框121内)。
例如,当要通过混合酸蚀刻除去大约20μm的量的半导体衬底101的背面101b时,最终如图18所示,从半导体衬底101的外周端部起在径方向R上大约10μm左右、在厚度方向L上大约60μm左右的区域被除去。这样,尽管磨削了半导体衬底101的外周端部,但最终的半导体衬底101的外周端部的完成形状成为刀的边缘那样(参照虚线框123内)。因此,在后面的工序中在半导体衬底101的操作等时,有半导体衬底101出缺口、或破裂的可能。
相对于此,在上述的半导体装置的制造方法中,在半导体衬底1的外周端部的表面1a侧残留环状的钝化膜3。由此,即使混合酸从半导体衬底1的外周端面1c蔓延到表面1a侧,混合酸的蚀刻也被阻止,能够防止外周端部变为刀的边缘那样。结果,能够可靠地阻止在后面的工序中在半导体衬底1的操作等时,半导体衬底1出缺口、或破裂。
接着,针对发明者们评价了的钝化膜与半导体衬底(晶片)的破裂的关系进行说明。首先,将钝化膜的宽度作为1.5mm,将膜厚分为1μm、5μm、10μm、20μm、30μm、50μm,评价了对半导体衬底的背面进行磨削,半导体衬底破裂的比例(丢弃率)。图19中表示该评价结果的图表。横轴是磨削完成厚度(μm),纵轴是半导体衬底的加工时的丢弃率(%)。
如图19所示,可知在钝化膜的膜厚为1μm、5μm、10μm的情况下,在到磨削完成厚度变为100μm为止,半导体衬底的破裂率极其低,相对于此,在钝化膜的膜厚为20μm、30μm、50μm的情况下,当磨削完成厚度比200μm薄时,破裂率开始变高。即,虽然钝化膜从抑制半导体衬底的外周部变为刀的形状的观点出发是必要的,但钝化膜的膜厚太厚时,在磨削加工时半导体衬底破裂的比例增加。
根据本次的评价结果,判明了为了在抑制半导体衬底的外周部变为刀的形状的同时抑制半导体衬底的磨削导致的破裂,需要使钝化膜的膜厚不超过10μm。
接着,将纵横比(aspect ratio,钝化膜的膜厚/钝化膜的膜宽)分为0.001、0.003、0.007、0.020、0.030、0.050,评价了磨削半导体衬底的背面,半导体衬底的破裂比例(丢弃率,drop-out ratio)。图20中表示该评价结果的图表。横轴是磨削完成厚度(μm),纵轴是半导体衬底的加工时的丢弃率(%)。
如图20所示,可知在纵横比为0.001、0.003、0.007的情况下,到磨削完成厚度变为100μm为止,半导体衬底的破裂率极其低,相对于此,在纵横比为0.020、0.030.0.050的情况下,当磨削完成厚度变得比200μm薄时,破裂率开始提高。即,虽然钝化膜从抑制半导体衬底的外周部变为刀的形状的观点出发是必要的,但当纵横比变得太高时,在磨削加工时半导体衬底破裂的比例增加。再有,该图表是膜宽度为1.5mm的情况下的图表,即使在改变膜宽度的情况下,也能够获得同样的结果。
根据本次的评价结果,判明了为了在抑制半导体衬底的外周部变为刀的形状的同时抑制半导体衬底的磨削导致的破裂,需要使纵横比不超过0.007。
再有,在上述的半导体装置的制造方法中,作为除去破碎层的药液,以氢氟酸和硝酸的混合液为例进行了说明,但也可以使用将氢氟酸、硝酸、磷酸、以及硫酸混合后的药液。
本发明能够有效地利用于功率类的半导体装置。
虽然详细地说明了本发明,但这仅是为了例示,并不是限定,可以很明确地理解,本发明的范围通过附加的请求的范围来解释。
Claims (5)
1.一种半导体装置的制造方法,具备:
在具有相互相向的第一主表面和第二主表面的半导体衬底的所述第一主表面形成保护膜的工序,该保护膜从所述半导体衬底的外端朝向所述半导体衬底的内部形成并且不延伸到所述半导体衬底的中心;
通过对所述半导体衬底的所述外端进行磨削而磨掉所述保护膜的至少一部分,形成与所述第一主表面和所述第二主表面正交的外周端面的工序;
通过对所述半导体衬底的所述第二主表面进行磨削,从而使所述半导体衬底的厚度变薄到规定的厚度的工序;以及
在使磨削了的所述第二主表面朝向上方的状态下,通过一边使所述半导体衬底旋转一边在所述第二主表面上喷出规定的药液,从而在所述第二主表面实施蚀刻处理的工序。
2.根据权利要求1所述的半导体装置的制造方法,其中,所述保护膜以厚度不超过10μm的方式形成。
3.根据权利要求1所述的半导体装置的制造方法,其中,当将所述保护膜的膜厚除以所述宽度的比作为纵横比时,所述保护膜以所述纵横比的值不超过0.007的方式形成。
4.根据权利要求1所述的半导体装置的制造方法,其中,作为规定的所述药液使用混合酸,所述混合酸包含氢氟酸、硝酸、磷酸以及硫酸,或所述混合酸包含氢氟酸以及硝酸。
5.根据权利要求1所述的半导体装置的制造方法,其中,作为所述保护膜,形成氮化硅膜和聚酰亚胺膜的任一种的膜。
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2009207071A JP5320619B2 (ja) | 2009-09-08 | 2009-09-08 | 半導体装置の製造方法 |
JP2009-207071 | 2009-09-08 |
Publications (2)
Publication Number | Publication Date |
---|---|
CN102013391A CN102013391A (zh) | 2011-04-13 |
CN102013391B true CN102013391B (zh) | 2013-09-18 |
Family
ID=43648117
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
CN2010102779835A Active CN102013391B (zh) | 2009-09-08 | 2010-09-08 | 半导体装置的制造方法 |
Country Status (5)
Country | Link |
---|---|
US (1) | US8435417B2 (zh) |
JP (1) | JP5320619B2 (zh) |
KR (1) | KR101160538B1 (zh) |
CN (1) | CN102013391B (zh) |
DE (1) | DE102010040441B4 (zh) |
Families Citing this family (10)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP5599342B2 (ja) | 2011-02-23 | 2014-10-01 | 三菱電機株式会社 | 半導体装置の製造方法 |
US9390968B2 (en) | 2011-09-29 | 2016-07-12 | Intel Corporation | Low temperature thin wafer backside vacuum process with backgrinding tape |
KR101876579B1 (ko) * | 2012-09-13 | 2018-07-10 | 매그나칩 반도체 유한회사 | 전력용 반도체 소자 및 그 소자의 제조 방법 |
JP6095314B2 (ja) * | 2012-10-02 | 2017-03-15 | 株式会社ディスコ | ウエーハの加工方法 |
JP2014133855A (ja) * | 2012-12-11 | 2014-07-24 | Fujifilm Corp | シロキサン樹脂の除去剤、それを用いたシロキサン樹脂の除去方法並びに半導体基板製品及び半導体素子の製造方法 |
CN103887248B (zh) * | 2012-12-21 | 2017-12-12 | 比亚迪股份有限公司 | 一种igbt结构及其制备方法 |
JP2014187110A (ja) * | 2013-03-22 | 2014-10-02 | Furukawa Electric Co Ltd:The | 半導体ウエハの製造方法および半導体ウエハ |
US10741487B2 (en) * | 2018-04-24 | 2020-08-11 | Semiconductor Components Industries, Llc | SOI substrate and related methods |
TWI816968B (zh) | 2019-01-23 | 2023-10-01 | 日商東京威力科創股份有限公司 | 基板處理裝置及基板處理方法 |
CN112864013B (zh) * | 2021-01-18 | 2023-10-03 | 长鑫存储技术有限公司 | 半导体器件处理方法 |
Family Cites Families (17)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH06252109A (ja) * | 1993-02-26 | 1994-09-09 | Fujitsu Ltd | 半導体装置の製造方法 |
DE19505906A1 (de) | 1995-02-21 | 1996-08-22 | Siemens Ag | Verfahren zum Damage-Ätzen der Rückseite einer Halbleiterscheibe bei geschützter Scheibenvorderseite |
US5851928A (en) * | 1995-11-27 | 1998-12-22 | Motorola, Inc. | Method of etching a semiconductor substrate |
JP3515917B2 (ja) * | 1998-12-01 | 2004-04-05 | シャープ株式会社 | 半導体装置の製造方法 |
JP3514712B2 (ja) * | 1999-12-01 | 2004-03-31 | シャープ株式会社 | 半導体ウエハの裏面研削装置 |
KR20020002785A (ko) | 2000-06-30 | 2002-01-10 | 박종섭 | 반도체소자의 평탄화 방법 |
KR100467009B1 (ko) | 2000-08-04 | 2005-01-24 | 샤프 가부시키가이샤 | 반도체 웨이퍼 표면의 오염을 방지할 수 있는 반도체웨이퍼의 박층화 방법 및 반도체 웨이퍼의 이면 연삭장치 |
JP2002064079A (ja) | 2000-08-22 | 2002-02-28 | Disco Abrasive Syst Ltd | エッチング装置 |
JP2003059878A (ja) | 2001-08-08 | 2003-02-28 | Hitachi Ltd | 半導体チップ及びその製造方法 |
JP2003151939A (ja) * | 2001-11-19 | 2003-05-23 | Sumitomo Mitsubishi Silicon Corp | Soi基板の製造方法 |
DE10258508B3 (de) | 2002-12-14 | 2004-09-09 | Infineon Technologies Ag | Bruchfester scheibenförmiger Halbleiterwafer sowie zugehöriges Herstellungsverfahren |
JP2005317634A (ja) * | 2004-04-27 | 2005-11-10 | Nitto Denko Corp | 半導体装置の製造方法およびそれに用いる粘着シート |
JP4306540B2 (ja) * | 2004-06-09 | 2009-08-05 | セイコーエプソン株式会社 | 半導体基板の薄型加工方法 |
JP4613709B2 (ja) * | 2005-06-24 | 2011-01-19 | セイコーエプソン株式会社 | 半導体装置の製造方法 |
JP4816278B2 (ja) | 2006-06-15 | 2011-11-16 | 富士電機株式会社 | 半導体装置の製造方法 |
JP2008311513A (ja) | 2007-06-15 | 2008-12-25 | Lintec Corp | 表面保護用シートの支持構造および半導体ウエハの研削方法 |
JP2009094335A (ja) | 2007-10-10 | 2009-04-30 | Nec Electronics Corp | 半導体装置及び半導体装置の製造方法 |
-
2009
- 2009-09-08 JP JP2009207071A patent/JP5320619B2/ja active Active
-
2010
- 2010-06-30 US US12/827,259 patent/US8435417B2/en active Active
- 2010-09-01 KR KR1020100085211A patent/KR101160538B1/ko active IP Right Grant
- 2010-09-08 DE DE102010040441.1A patent/DE102010040441B4/de active Active
- 2010-09-08 CN CN2010102779835A patent/CN102013391B/zh active Active
Also Published As
Publication number | Publication date |
---|---|
CN102013391A (zh) | 2011-04-13 |
KR20110027575A (ko) | 2011-03-16 |
DE102010040441B4 (de) | 2018-03-22 |
KR101160538B1 (ko) | 2012-06-28 |
US20110059612A1 (en) | 2011-03-10 |
JP2011060893A (ja) | 2011-03-24 |
DE102010040441A1 (de) | 2011-03-31 |
US8435417B2 (en) | 2013-05-07 |
JP5320619B2 (ja) | 2013-10-23 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
CN102013391B (zh) | 半导体装置的制造方法 | |
CN100533660C (zh) | 贴合晶片的制造方法及贴合晶片的外周磨削装置 | |
JP5862819B1 (ja) | 半導体片の製造方法およびエッチング条件の設計方法 | |
US5693182A (en) | Method for damage etching the back side of a semiconductor disk having a protected front side | |
US9034733B2 (en) | Semiconductor die singulation method | |
KR20030044849A (ko) | 벽개를 이용한 웨이퍼의 분할 방법 | |
JPH09213620A (ja) | 転写マスクの製造方法 | |
CN109712926B (zh) | 一种半导体器件的制造方法 | |
CN109346403A (zh) | 一种晶圆的减薄方法 | |
CN110931428A (zh) | 分割多个半导体管芯的方法 | |
JP3632531B2 (ja) | 半導体基板の製造方法 | |
CN101599452B (zh) | 腐蚀带有绝缘埋层的衬底边缘的方法 | |
WO2020213246A1 (ja) | シリコンウェーハのエッチング方法及びエッチング装置 | |
JP2007251098A (ja) | 半導体チップの製造方法 | |
US6806200B2 (en) | Method of improving etch uniformity in deep silicon etching | |
JP4964799B2 (ja) | 半導体ウエーハのスピンエッチング方法 | |
CN110890281A (zh) | 半导体装置的制造方法 | |
JP2002043257A (ja) | ワークの研磨方法 | |
EP4345872A1 (en) | A method of singulation of dies from a wafer | |
JP7276242B2 (ja) | シリコンウェーハのエッチング方法及びエッチング装置 | |
JP3524009B2 (ja) | Soiウェーハおよびその製造方法 | |
KR20040060559A (ko) | 반도체 웨이퍼 후면 그라인딩 장치 및 방법 | |
CN115332056A (zh) | 一种晶圆背面减薄方法 | |
JP2015103705A (ja) | 半導体装置の製造方法および半導体装置ならびに半導体製造装置 | |
JP2007250745A (ja) | 半導体チップの製造方法 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
C06 | Publication | ||
PB01 | Publication | ||
C10 | Entry into substantive examination | ||
SE01 | Entry into force of request for substantive examination | ||
C14 | Grant of patent or utility model | ||
GR01 | Patent grant |