JP2007250745A - 半導体チップの製造方法 - Google Patents

Abstract

【課題】側面および底面に結晶欠陥がなく、曲げおよび折り強度の高い薄膜状の半導体基板を製造する方法を提供する。
【解決手段】（１００）面上に複数の半導体回路が区画形成されたシリコンウエーハを区画ごとに分離して、（１１１）面が側面の半導体基板にするにあたって、シリコンウエーハの各区画の分離位置に、（１１１）面に即した壁面を有する溝部を形成し、この溝部と連通しないよう余部を残してシリコンウエーハの裏面を研磨した後に、この研磨面を溝部と連通するまでウエットエッチングすることで、個々の半導体基板の薄膜化と分離を行う共に、溝部の壁面を洗浄して（１１１）面とする。
【選択図】図１

Description

本発明は半導体チップの製造方法、特にフレキシブルデバイスに用いられる薄型の半導体チップの製造方法に関する。

カードサイズの電子機器をはじめとして、身近な電子機器は薄型化、軽量化されており、これらの電子機器で用いられる各種デバイスも同様に薄型化、軽量化されてきている。このようなデバイスには種々の特性が求められているが、その薄型化、軽量化に伴って、デバイス自体の強度、特に曲げ応力と折り応力に対する耐久性が求められている。このようなデバイスの一例として、厚さ５０μｍ以下のシリコン集積回路（ＩＣ）チップがある。このような薄型のシリコンＩＣチップは、表面に半導体回路が区画形成されたシリコンウエーハを裏面側から機械的に研削して薄くした後に、各区画ごとにダイシングして製造される。ところが、ウエーハを薄くすると脆くなるので、ダイシングの際に割れてしまったり、クラックやチッピングが発生しやすく、歩留まりが悪いという問題があった。

これを解決するものとして、先ダイシング（Dicing Before Grinding,以下、ＤＢＧと略記する）法と呼ばれる製造方法が提案されている。ＤＢＧ法では、まず半導体回路が形成されたシリコンウエーハ表面に、ＩＣチップの分割ラインに沿って、チップの仕上がり厚さよりも僅かに深いハーフカット溝をダイヤモンドブレードなどで切削する。半導体回路の表面に保護テープを貼った後、シリコンウエーハの裏面側をグラインダーなどで研削して徐々に薄くしていき、ハーフカット溝に研削面が達した時点で半導体回路が個々のＩＣチップに分割されるものである。このために、従来のように薄いウエーハをダイシングすることがなく、効率の良いものである。

しかしながら、ＤＢＧ法では、ハーフカット溝の形成やシリコンウエーハの薄膜化を機械的切削や研削によって行うので、切削面や研削面に微細な傷や欠陥が発生し、これらの傷や欠陥がそのまま半導体基板の側面および底面に残ってしまうという問題があった。半導体基板の裏面の傷に関しては、分離後にポリッシング等により除去することができるものの、側面の傷に関しては考慮されていない。加えて、切削によって形成された溝壁面の結晶方位にはバラつきがあり、凹凸ができるので、この凹凸や切削時の傷や欠陥に応力の集中が起こり、これらを起点としてチップが破損しやすいという問題もあった。

このような問題を解決する方法として、例えば特開２００３−２２９３８４号公報（特許文献１）が提案されている。ここには、ＩＣチップの短辺側に対応するウエーハ表面の分割ラインにハーフカット溝を形成すると共に、ＩＣチップの長辺側に対応するウエーハ外周部に切り欠きを入れ、この切り欠きを起点としてウエーハを璧開した後、ウエーハ裏面を研削する方法が記載されている。
特開２００３−２２９３８４号公報

上記方法を用いた場合には、ＩＣチップの二側面が結晶璧開面になるので、充分に平坦になるものの、残りの二側面は機械的な切削によって形成されたハーフカット溝の壁面がそのまま適用されるので、充分に平坦な表面にならないという問題があった。
特に、厚さ５０μｍ以下の極薄ＩＣチップにおいて、曲げ使用に耐え得る程の強度を得るには、チップの四側面の全てにおいて破壊の起点となる凹凸が全くない結晶格子レベルでの平坦性を有することが必要とされるので、上記特許文献１の製造方法では問題が充分に解決されておらず、不満の残るものであった。

本発明は、上記問題点に鑑みて成されたものであって、非常に薄く、曲げ耐性と抗折強度を有する半導体基板を高い歩留まりで製造する方法を提供することを目的としている。

本発明の半導体チップの製造方法は、表面上に複数の半導体回路が区画形成されたシリコンウエーハを区画ごとに分離して個々の半導体回路を有する半導体チップとする半導体チップの製造方法であって、表面がミラー指数（１００）で表される結晶面とされたシリコンウエーハの前記表面上に複数の半導体回路を区画形成する工程と、前記シリコンウエーハの各区画の分離位置に、ミラー指数（１１１）で表される結晶面に即した壁面からなる溝部を形成する工程と、前記半導体回路を被覆する保護層を形成する工程と、前記シリコンウエーハの裏面を、前記溝部と連通しないよう余部を残して研磨する工程と、研磨されたシリコンウエーハの裏面を、前記溝部と連通するまでウエットエッチングして個々の半導体基板に分離すると共に、前記溝部壁面をミラー指数（１１１）で表される結晶面にする工程とを有することを特徴とする。なお、本発明において、「（１１１）で表される結晶面に即した壁面」とは、シリコンの結晶構造において（１００）結晶面と（１１１）結晶面とのなす角は５４．７３°となるが、この角度に近い角度を有する面、（１１１）結晶面に近い面のことを言う。

本発明の半導体チップの製造方法によれば、短時間で効率よく研磨できる機械的研磨と、表面の平坦度を高くできるウエットエッチングとを併せて用いることにより、表面に傷や欠陥のない半導体基板を効率よく製造できる。すなわち、シリコンウエーハ表面の溝部と連通しないよう余部を残して研磨する工程で研削スピードの大きな機械的研磨を行った後、この機械的研磨によって発生した微細な傷や欠陥をウエットエッチング工程で除去して、底面を平坦にするわけである。
また、ウエットエッチングによれば、シリコンウエーハに機械的衝撃を加えることなく、所望の厚さにまで薄膜化することができる上に、半導体チップの薄膜化と分離とを同時に行うことができる。

さらにウエットエッチング工程において、エッチング面が溝部と連通した時点で、溝部にエッチング液が流入して壁面がエッチングされることとなり、半導体チップの側面も底面と同様に結晶欠陥のない平坦な面となる。

加えて、本発明の更なる特徴点として、溝部の壁面を予めミラー指数（１１１）で表される結晶面に即した面にしておくことで、短時間のウエットエッチングであっても、容易に（１１１）結晶面を表出させることができ、半導体チップの側面は結晶方位の揃ったものとなる。すなわち、本発明では、（１１１）結晶面以外の結晶面が選択的にエッチングされるというシリコンウェーハの結晶面によるエッチング選択性を利用している。

また、溝部の壁面を（１１１）面に即したものにすると、その形状は開口部から底部へ向かって小さくなる。すなわち、溝部の延在方向に直交する断面がＶ字状の溝となる。このようにすると、ウエットエッチング工程において、シリコンウエーハの裏面と溝部とが連通する際の連通口が非常に小さくなるので、過剰量のエッチング液が溝部に流入せず、シリコンウエーハ表面の半導体回路がエッチング液で損傷を受けることを極力低減できる。

また、前記溝部を形成する工程において、先端形状が鋭角に尖ったダイシングブレードを用いて切削加工を行うことにより前記溝部を形成することが望ましい。
この構成によれば、（１１１）結晶面に即した壁面を有する溝部を比較的容易かつ確実に形成することができる。

以下、本発明について図面を参照して説明する。
図１（ａ）ないし図１（ｆ）は本発明の一実施形態の各工程を説明する工程図である。なお、同各図においては、理解を容易とするために各構成部材の縮尺は変えてある。
図１（ａ）において、符号１はシリコンウエーハである。その表面１ａはミラー指数（１００）で表される結晶面（以下、単に（１００）面と略記する。）であり、図示しない半導体回路が多数配列した状態で形成されており、各半導体回路はスクライブラインによって格子状に区画されている。このスクライブラインは半導体基板を個々に分離する際の分離位置に相当する。

次に、図１（ｂ）に示したように、回路形成面を上に向けてシリコンウエーハ１の裏面１ｂを真空吸着してリングフレーム付きのダイシングテープ３上に固定した後、ダイシングブレード４で表面側から上記スクライブラインに沿ってＶ字形状の溝部２を切削する。この溝部２をなす２つの壁面２ａは、ミラー指数（１１１）で表される結晶面（以下、単に（１１１）面と略記する。）に即したものとする。

このような溝部２は、図２に示すように、ダイシングブレード４の外周縁の先端形状が鋭角のダイシングブレードを用いることで形成でき、なかでも先端角度が７０．５３°に近いものが好ましい。
単結晶シリコンにおいて（１００）面と（１１１）面とが成す角度は５４．７３°であるので、対向する（１１１）面同士が成す角度は７０．５３°となり、Ｖ字溝の互いに対向する２つの壁面２ａが（１１１）面に即したものとなるようにするには、切削時の誤差も含めて、ダイシングブレードの先端角が鋭角、好ましくは７０．５３°に近いものであればよいわけである。

溝部２の切削深さは、半導体基板の仕上がり膜厚にほぼ等しくする。たとえば仕上がり膜厚が３０μｍであれば、３０μｍにマージン厚を加えた３５μｍ程度とする。このマージン厚は、後述するウエットエッチング工程における溝部２の洗浄加工代となる。なお、シリコンウエーハ１の取り扱い性等を考慮すると、溝部２の深さはシリコンウエーハ１の初期厚の半分以上にならないことが好ましい。
この切削加工時には、シリコンウエーハ１はダイシングテープ３に固定されており、充分に大きな初期厚を有するので、溝部２の切削で割れなどの不良が発生することは少ない。切削面となる溝部２の壁面２ａには、微細な傷や欠陥等が発生するが、これらは後述するウエットエッチングの工程で除去することができる。

溝部２の形成方法は本実施の形態に限定されるものではなく、プラズマエッチング、パーシャルプラズマエッチング、ウエットエッチングなどの各種エッチング技術を利用してもよい。これらエッチング法を用いる場合には、スクライブラインを除くシリコンウエーハ１の表面全体にマスキング層としてレジストパターンを形成し、その後にエッチングを施せばよい。エッチングによって溝部２を形成すると、非常に狭い幅の溝を形成することができる。

次いで、図１（ｃ）に示したように、シリコンウエーハ１の表面１ａ（回路形成面）に保護テープ５を貼着する。この保護テープ５はウエットエッチング工程において、半導体回路がエッチング液と接触して損傷を受けないようにするためのものであって、半導体回路の表面を被覆して保護するものであれば特に限定されるものではなく、たとえば、通常の研削工程で用いられる表面保護テープなどを利用できる。

この後、図１（ｄ）に示したように、グラインダーの砥石７を回転させながら、厚さが８０μｍ程度になるまでシリコンウエーハ１の裏面１ｂを研削する。この際に、溝部２と連通しないよう余部を残しておく。機械的研削面には２０μｍ程度の結晶欠陥層が形成されるので、少なくとも２０μｍ以上の余部を設け、これを後のウエットエッチング工程において除去することで、底面側に欠陥のない半導体基板にすることができる。なお、この機械的研削によってシリコンウエーハ１を短時間で効率よく薄型化することができる。

次いで、シリコンウエーハ１の裏面１ｂの研削面に対し、５０μｍ分の異方性のウエットエッチングを行って、各半導体チップ６…の薄膜化と分離とを行う。このウエットエッチングにて前記研削工程での余部が総て除去される。この余部には、研削工程においてできた結晶破砕層を含むので、エッチングによって形成される新たな底面は結晶欠陥のない平坦面となる。

また、この余部が総て除去された時点において、溝部２の底部が裏面１ｂに開口して、半導体チップ６…がシリコンウエーハ１から個々に分離されると共に、エッチング液が溝部２内に流入する。この時点での半導体チップ６…の厚さは溝部２の深さに相当しており、仕上がり厚さにマージン厚が加わったものである。このマージン厚がエッチングされる間に、壁面２ｂの表層部がエッチング液で洗浄されて、微細な割れや欠陥などが除去されることとなる。

ところで、シリコンの結晶構造においては、結晶の面方位の違いによって実効的な原子密度が異なり、これにより異方性のウエットエッチングができる。例えば実効的な原子密度の低い（１００）面が選択的にエッチングされ、実効的な原子密度の高い（１１１）面が残った側面となるＶ字型のエッチングがなされる。溝部２へエッチング液が流入してその壁面２ａを洗浄すると、自ずと壁面２ａは（１１１）面になるわけであるが、本発明においては、壁面２ａを予め単結晶シリコンの（１１１）面に近い面にしているので、壁面２ａでのエッチング量が少なくても（１１１）面を容易に得ることができる。
したがって、ウエットエッチング工程において、各半導体基板６…を分離した後に、長時間に亙って壁面２ａのエッチングを行う必要性がなくなるので、半導体チップ６表面の回路形成面などのエッチングをしてはいけない部分への損傷を最小限とすることができる。

この工程では、たとえば図１（ｅ）に示したように、スピンエッチングを利用できるが、その他の通常のウエットエッチングに用いられている汎用の処理技術および処理装置をそのまま利用することができる。
エッチング液としては、アルカリ系のものが適しており、たとえばエチレンジアミン（（ＮＨ_２）_２ＣＨ_２）とピロカテコール（Ｃ_６Ｈ_４（ＯＨ）_２）の混合液などを用いることができる。より具体的組成としては、沸点でのエッチングを行う場合、水３ｃｃとピロカテコール８ｇとエチレンジアミン１７ｃｃとを混合したものなどを例示できる。

最後に、図１（ｆ）に示したように、異方性エッチングを施した裏面側を下にしてリングフレーム付きのダイシングテープ８に貼り付けた後、表面から紫外光を保護テープ５に照射することでその粘着性を低下させて保護テープ５を剥離すると、半導体チップ６…が得られる。

上述したように、本発明の製造方法によれば、各半導体基板６…を分離する際に機械的ダメージが与えられることがないので、従来技術では達成不可能であったような膜厚３０μｍ以下の薄型の半導体チップ６…が得られる。さらに、機械的研削とウエットエッチング工程とを組み合わせて使用することにより、非常に薄い半導体チップ６…を高い歩留まりでかつ短時間で製造できる。
加えて、本発明の製造方法によれば、予め形成しておく溝部２の壁面２ａを（１１１）面に即したものとした後、ウエットエッチングすることで、半導体基板６…の四側面を結晶欠陥のない（１１１）面とすることができる。また、この半導体基板６…の底面もまた、ウエットエッチングされたものであるので、切削による破砕層がない。
このように、本発明の製造方法によって得られる半導体基板６…は、全ての面が結晶格子の揃った結晶面であり、破損の起点となる凹凸がないので、薄型であっても、非常に曲げ強度および抗折強度の高いものとなる。よって、カードサイズの機器や電子ペーパーなどの屈曲性や柔軟性が求められる電子機器用の半導体チップとして利用することができるので、その用途が広がる。

本発明の一実施形態の半導体チップの製造方法を順を追って示す工程断面図である。 同製造方法に用いるダイシングブレードを示す図である。

符号の説明

１…シリコンウエーハ、１ａ…表面、１ｂ…裏面、２…溝部、２ａ…壁面、５…保護層、６…半導体基板。

Claims (2)

1. 表面上に複数の半導体回路が区画形成されたシリコンウエーハを区画ごとに分離して個々の半導体回路を有する半導体チップとする半導体チップの製造方法であって、
   表面がミラー指数（１００）で表される結晶面とされたシリコンウエーハの前記表面上に複数の半導体回路を区画形成する工程と、
   前記シリコンウエーハの各区画の分離位置に、ミラー指数（１１１）で表される結晶面に即した壁面からなる溝部を形成する工程と、
   前記半導体回路を被覆する保護層を形成する工程と、
   前記シリコンウエーハの裏面を、前記溝部と連通しないよう余部を残して研磨する工程と、
   研磨されたシリコンウエーハの裏面を、前記溝部と連通するまでウエットエッチングして個々の半導体基板に分離すると共に、前記溝部壁面をミラー指数（１１１）で表される結晶面にする工程とを、
   有することを特徴とする半導体チップの製造方法。
2. 前記溝部を形成する工程において、先端形状が鋭角に尖ったダイシングブレードを用いて切削加工を行うことにより前記溝部を形成することを特徴とする請求項１に記載の半導体チップの製造方法。

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