JP2018046208A - ウエーハの加工方法 - Google Patents

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Abstract

【課題】ストリートに金属部材が形成されたウエーハを加工工数を増加させることなく分割できるウエーハの加工方法を提供すること。
【解決手段】ウエーハの加工方法は、ウエーハの表面側のデバイスに対応する部分にマスクを形成するマスク形成工程ST1と、ウエーハの表面側からマスクを介してプラズマエッチングを施し、金属部材に対応する領域以外のストリート領域をエッチングし仕上り厚さに対応する深さの溝を形成する溝形成工程ST2と、ウエーハの表面に表面を保護する保護部材を貼着する貼着工程ST3と、保護部材を介して、ウエーハの表面側を保持し、ウエーハの裏面側を研削して溝の底部を露出させてウエーハを個片化する個片化工程ST4と、金属部材に対応する基板の残存部を残して、複数のデバイスをピックアップするピックアップ工程ST5と、を含む。
【選択図】図3

Description

本発明は、ウエーハをデバイスに分割するウエーハの加工方法に関する。
携帯電話に代表される小型軽量な電子機器では、IC(Integrated Circuit)等の電子回路(デバイス)を備えるデバイスチップが必須の構成となっている。デバイスチップは、例えば、シリコン等の材料でなる基板の表面をストリートと呼ばれる複数のストリートで区画し、各領域にデバイスを形成した後、このストリートに沿ってウエーハを分割することで製造する。ウエーハを構成する基板へのダメージを考慮して、プラズマエッチングにより分割することが行われている(例えば、特許文献1参照)。
特開2006−114825号公報
ところで、ウエーハのストリートには、TEG(Test Elements Group)と呼ばれるテスト用のパターン及び/又はダミーパターン等の金属部材やが配置されることがある。シリコン等の材料でなる基板を加工するプラズマエッチングでは、TEGやダミーパターン等の金属部材は、エッチング困難であり、適切に除去できない。このために、プラズマエッチングでは、金属部材をプラズマエッチング前に除去することが求められ、加工工程が増加する。
本発明は、かかる問題点に鑑みてなされたものであり、その目的とするところは、ストリートに金属部材が形成されたウエーハを加工工数を増加させることなく分割できるウエーハの加工方法を提供することである。
上述した課題を解決し、目的を達成するために、本発明のウエーハの加工方法は、基板の表面側を格子状のストリートで区画した複数の領域にデバイスが形成され、該ストリートと重なる領域に金属部材が形成されたウエーハを該ストリートに沿って分割するウエーハの加工方法であって、該ウエーハの表面側の該デバイスに対応する部分にマスクを形成するマスク形成工程と、該ウエーハの表面側から該マスクを介してプラズマエッチングを施し、該金属部材に対応する領域以外の該ストリート領域をエッチングし仕上り厚さに対応する深さの溝を形成する溝形成工程と、該ウエーハの表面に該表面を保護する保護部材を貼着する貼着工程と、該保護部材を介して、該ウエーハの表面側を保持し、該ウエーハの裏面側を研削して該溝の底部を露出させて該ウエーハを個片化する個片化工程と、該金属部材に対応する基板の残存部を残して、該複数のデバイスをピックアップするピックアップ工程と、を含む。
本発明のウエーハの加工方法は、基板の表面側を格子状のストリートで区画した複数の領域に積層されたパッシベーション膜を含むデバイスが形成され、該ストリートと重なる領域に金属部材が形成されたウエーハを該ストリートに沿って分割するウエーハの加工方法であって、該ウエーハの表面側から該パッシベーション膜をマスクとしてプラズマエッチングを施し、該金属部材に対応する領域以外の該ストリート領域をエッチングし仕上り厚さに対応する深さの溝を形成する溝形成工程と、該ウエーハの表面に該表面を保護する保護部材を貼着する貼着工程と、該保護部材を介して該ウエーハの表面側を保持し、該ウエーハの裏面側を研削して該溝の底部を露出させて該ウエーハを個片化する個片化工程と、該金属部材に対応する基板の残存部を残して、該複数のデバイスをピックアップするピックアップ工程と、を含む。
本発明のウエーハの加工方法は、ストリートに金属部材が形成されたウエーハを加工工数を増加させることなく分割することができる。
図1は、実施形態1に係るウエーハの加工方法の加工対象のウエーハを示す斜視図である。 図2は、図1中のII−II線に沿う断面図である。 図3は、実施形態1に係るウエーハの加工方法の流れを示すフローチャートである。 図4は、図3に示されたウエーハの加工方法のマスク形成工程を示すウエーハの要部の断面図である。 図5は、図3に示されたウエーハの加工方法の溝形成工程を示すウエーハの要部の断面図である。 図6は、図3に示されたウエーハの加工方法の貼着工程を示すウエーハの要部の断面図である。 図7は、図3に示されたウエーハの加工方法の個片化工程を示すウエーハの要部の断面図である。 図8は、図3に示されたウエーハの加工方法の個片化工程後のウエーハの要部の断面図である。 図9は、図3に示されたウエーハの加工方法のピックアップ工程を示すウエーハの要部の断面図である。 図10は、実施形態2に係るウエーハの加工方法の加工対象のウエーハの要部の断面図である。 図11は、実施形態2に係るウエーハの加工方法の流れを示すフローチャートである。 図12は、図11に示されたウエーハの加工方法の溝形成工程を示すウエーハの要部の断面図である。 図13は、図11に示されたウエーハの加工方法の貼着工程を示すウエーハの要部の断面図である。 図14は、各実施形態の変形例に係るウエーハの加工方法のピックアップ工程前のウエーハの要部の断面図である。 図15は、各実施形態の変形例に係るウエーハの加工方法のピックアップ工程を示すウエーハの要部の断面図である。
本発明を実施するための形態(実施形態)につき、図面を参照しつつ詳細に説明する。以下の実施形態に記載した内容により本発明が限定されるものではない。また、以下に記載した構成要素には、当業者が容易に想定できるもの、実質的に同一のものが含まれる。さらに、以下に記載した構成は適宜組み合わせることが可能である。また、本発明の要旨を逸脱しない範囲で構成の種々の省略、置換又は変更を行うことができる。
〔実施形態1〕
実施形態1に係るウエーハの加工方法を図面を参照して説明する。図1は、実施形態1に係るウエーハの加工方法の加工対象のウエーハを示す斜視図である。図2は、図1中のII−II線に沿う断面図である。
実施形態1に係るウエーハの加工方法は、図1に示すウエーハWを加工する加工方法である。図1に示すウエーハWは、実施形態1ではシリコン、サファイア、ガリウムヒ素などを基板Sとする円板状の半導体ウエーハや光ウエーハである。ウエーハWは、図1に示すように、基板Sの表面SS側を格子状の複数のストリートLで区画した複数の領域それぞれにデバイスDが形成されている。なお、デバイスD及びストリートLの表面は、ウエーハWの表面WSであり、基板Sの表面SSの裏側の裏面は、ウエーハWの裏面WRである。
実施形態1に係るウエーハWは、ストリートLの幅が数十μm程度以下で、かつ一辺が0.1mm以上かつ20mm以下の大きさの矩形状のデバイスDを含み、プラズマエッチングによりデバイスDに分割されるのが好適なものである。また、実施形態1に係るウエーハWの厚さは、30μm以上で且つ300μm以下である。
デバイスDは、図2に示すように、絶縁性を有する絶縁材料により構成された絶縁膜IFと、回路Cとを備える。絶縁膜IFは、基板Sの表面SS上に複数積層されている。回路Cは、基板Sの表面SS及び複数の絶縁膜IF間に配置されている。なお、絶縁膜IFは、デバイスDが形成された領域とストリートL上の領域とに亘って設けられている。実施の形態1において、デバイスDは、例えばフラッシュメモリ(Flash Memory)である。
また、ウエーハWは、ストリートLと重なる領域に金属部材MCが形成されている。金属部材MCは、例えば、TEG(Test Element Group)、又はCMP(Chemical Mechanical Polishing)時にウエーハWの表面WSの裏側の裏面WRを平坦に研磨するためのダミーパターンである。
金属部材MCは、ストリートL上の基板Sの表面SS及びストリートL上に設けられた複数の絶縁膜IF間に配置されている。基板Sの表面SSから最も離れた金属部材MC(以下符号MCAで示す)は、絶縁膜IF上に形成されて外部に露出している。実施の形態1において、基板Sの表面SSから最も離れた金属部材MCAは、図2に示すように、ストリートLの幅方向の中央に配置されているが、金属部材MCAの配置は、図2の配置に限定されない。
次に、ウエーハの加工方法を図面を参照して説明する。図3は、実施形態1に係るウエーハの加工方法の流れを示すフローチャートである。図4は、図3に示されたウエーハの加工方法のマスク形成工程を示すウエーハの要部の断面図である。図5は、図3に示されたウエーハの加工方法の溝形成工程を示すウエーハの要部の断面図である。図6は、図3に示されたウエーハの加工方法の貼着工程を示すウエーハの要部の断面図である。図7は、図3に示されたウエーハの加工方法の個片化工程を示すウエーハの要部の断面図である。図8は、図3に示されたウエーハの加工方法の個片化工程後のウエーハの要部の断面図である。図9は、図3に示されたウエーハの加工方法のピックアップ工程を示すウエーハの要部の断面図である。
実施形態1に係るウエーハの加工方法(以下、単に加工方法と記す)は、ウエーハWをストリートLに沿って切断して、ウエーハWをデバイスDに分割(個片化ともいう)する方法である。
加工方法は、図3に示すように、マスク形成工程ST1と、溝形成工程ST2と、貼着工程ST3と、個片化工程ST4と、ピックアップ工程ST5とを含む。
マスク形成工程ST1は、ウエーハWの表面WS側のデバイスDに対応する部分にプラズマエッチングに対し耐性を有するマスクMSを形成する工程である。実施の形態1において、マスク形成工程ST1は、ポジ型又はネガ型のレジストをウエーハWの表面WS全体に塗布し、ストリートL又はデバイスDの表面上のレジストを露光・現像して、デバイスD表面にパターニングされたマスクMSを形成する。また、本発明は、レジストを用いずに、ポリビニルアルコール(polyvinyl alcohol:PVA)又はポリビニルピロリドン(polyvinyl pyrrolidone:PVP)等を含む水溶性樹脂によりマスクMSを形成しても良い。この場合、水溶性樹脂をウエーハWの表面WS全体に塗布し、レーザ光を用いたアブレーション加工又は切削ブレードを用いた切削加工によりストリートL上の水溶性樹脂を除去して、デバイスD表面にマスクMSを形成してもよい。
溝形成工程ST2は、ウエーハWの表面WS側からマスクMSを介してプラズマエッチングを施し、金属部材MC,MCAに対応する領域以外のストリートL領域をエッチングし、デバイスDの仕上り厚さT(図5に示す)に対応する深さDPの溝DTをストリートLに形成する工程である。溝形成工程ST2は、ウエーハWを図示しないエッチング装置のハウジング内に収容し、ウエーハWの裏面WR側を下部電極上の吸着保持部材(静電チャック、ESC:Electrostatic chuck)に静電気力で吸着、保持する。
溝形成工程ST2は、下部電極内の冷却通路内に冷媒を循環させ、ハウジング内を真空排気し、上部電極の噴出口からハウジング内にエッチングガスを供給し、上部電極と下部電極とに高周波電力を印加して、プラズマ中のイオンをウエーハWに引き込み、ウエーハWの表面WSのマスクMSから露出したストリートL領域をエッチングする。
ウエーハWのストリートL領域には、マスクMSが形成されていないために、溝形成工程ST2は、ストリートLの金属部材MCを除いて、ストリートLの絶縁膜IFをエッチングし、その後基板Sを表面WS側からエッチングして、溝DTを形成する。溝形成工程ST2は、基板Sをエッチングする際には、所謂ボッシュプロセスによりプラズマエッチングを施す。溝形成工程ST2は、溝DTの基板Sから最も離れた絶縁膜IFからの深さDPが、少なくともデバイスDの仕上り厚さTになるまでプラズマエッチングする。
貼着工程ST3は、ウエーハWの表面WS側にウエーハWの表面WSを保護する保護部材であるBG(Back Grind)テープBGTを貼着する工程である。貼着工程ST3は、酸素プラズマを用いたアッシングによりマスクMSを除去し、マスクMSが除去されたウエーハWの表面WSにBGテープBGTを貼着する。なお、貼着工程ST3は、マスクMSを水溶性樹脂により構成した場合には、ウエーハWの表面WS側を純水により洗浄して、マスクMSを除去してもよい。また、貼着工程ST3においてウエーハWの表面WS側に貼着されるBGテープBGTは、紫外線が照射されると粘着力が低下する粘着剤からなる図示しない粘着層を備えてもよい。粘着層を構成する粘着剤は、例えば、紫外線を照射することにより膨張あるいは発泡するマイクロカプセル又は発泡剤などが混入されたものにより構成してもよい。粘着剤は、紫外線を照射することにより硬化するものにより構成されても良い。
個片化工程ST4は、BGテープBGTを介して、ウエーハWの表面WS側を保持し、ウエーハWの裏面WR側を研削して、溝DTの底部を露出させてウエーハWを個片化する工程である。個片化工程ST4は、図7に示すように、ウエーハWの表面WS側をBGテープBGTを介して研削装置200のチャックテーブル201に吸引保持し、ウエーハWの裏面WRに研削ホイール203の研削砥石202を押し当てて、チャックテーブル201と研削ホイール203とを軸心回りに回転して、仕上り厚さTまでウエーハWを研削砥石202で研削する。ウエーハWが仕上り厚さTになると、図8に示すように、溝DTの底部が裏面WR側に露出して、ウエーハWが各デバイスDに分割される。個片化工程ST4は、研削砥石202による研削後、研磨装置又はCMP(Chemical Mechanical Polishing)研磨装置を用いて、ウエーハWの裏面WRを研磨する。また、本発明では、個片化工程ST4は、ウエーハWの裏面WR即ち各デバイスDの裏面WRにゲッタリング層を形成しても良い。ゲッタリング層は、ウエーハWの裏面WR即ち各デバイスDの裏面WRに結晶欠陥、歪みなど(ゲッタリングサイトという)が形成された層であり、このゲッタリングサイトに金属汚染を引き起こす金属不純物原子を捕獲する層である。また、個片化工程ST4後では、図8に示すように、デバイスD間に残存部RMが形成される。残存部RMは、金属部材MCA,MCを含み、ストリートLに対応する部分である。
ピックアップ工程ST5は、金属部材MCに対応する基板Sの残存部RM(図9に示す)を残して、複数のデバイスDをピックアップする工程である。ピックアップ工程ST5は、BGテープBGTの複数のデバイスDが配置される領域に対応する領域に紫外線を照射して接着力を弱め、デバイスDをピックアップする、他の方法として、BGテープBGTの粘着層のストリートLに貼着する部分に紫外線を照射することなく、BGテープBGTの粘着層のデバイスDに貼着する部分に紫外線を照射してもよい。ピックアップ工程ST5は、ストリートLの金属部材MCが設けられた残存部RMをBGテープBGTに貼着して残した状態で、ピックアップユニット300が各デバイスDの裏面WRを吸着して、デバイスDを一つずつBGテープBGTからピックアップする。
実施形態1に係る加工方法は、ウエーハWの表面WS側からプラズマエッチングにより金属部材MCが設けられた部分を除いてストリートLに仕上り厚さTよりも深い溝DTを形成し、裏面WR側を研削して、ウエーハWを個々のデバイスDに分割する。また、加工方法は、残存部RMをBGテープBGTに貼着してBGテープBGTに残したまま、個々のデバイスDをピックアップする。このために、加工方法は、ストリートLに設けられた金属部材MCを予め除去することなく、ストリートLに金属部材MCが設けられたウエーハWを個々のデバイスDに分割することができる。その結果、加工方法は、ストリートLに沿って金属部材MCが形成されたウエーハWを加工工数やコストを増加させることなく、適切に分割することができる。
〔実施形態2〕
実施形態2に係るウエーハの加工方法を図面を参照して説明する。図10は、実施形態2に係るウエーハの加工方法の加工対象のウエーハの要部の断面図である。図11は、実施形態2に係るウエーハの加工方法の流れを示すフローチャートである。図12は、図11に示されたウエーハの加工方法の溝形成工程を示すウエーハの要部の断面図である。図13は、図11に示されたウエーハの加工方法の貼着工程を示すウエーハの要部の断面図である。図10から図13は、実施形態1と同一部分に同一符号を付して説明を省略する。
実施形態2に係るウエーハの加工方法(以下、単に加工方法と記す)の加工対象のウエーハW−2は、デバイスD−2が、図10に示すように、回路Cと、回路Cの表面を被覆する積層された誘電体膜IFとを含む。誘電体膜IFは、基板Sの表面SS上に複数の積層膜からなっていてもよい。回路Cは、基板Sの表面SS及び複数の誘電体膜IF間に配置されている。なお、誘電体膜IFのうち基板Sの表面SSから最も離れた、即ち最外層のパッシベーション膜PFAは、ストリートL上の領域には形成されていない(除去されている)。
パッシベーション膜PFAは、基板S上に積層されて、回路Cを外部環境から保護し、回路Cを物理的及び化学的に保護する。パッシベーション膜PFAは、プラズマ耐性を有するシリコン酸化(SiO)膜やシリコン窒化(Si)膜などにより構成されている。また、ストリートLは、前述の通り、パッシベーション膜PFAが形成されておらず、金属部材MCAが設けられている。
実施形態2に係る加工方法は、図10に示すウエーハWをストリートLに沿って切断し
て、ウエーハW−2をデバイスD−2に分割(個片化ともいう)する方法である。
実施形態2に係る加工方法は、図11に示すように、溝形成工程ST2Aと、貼着工程ST3Aと、個片化工程ST4と、ピックアップ工程ST5とを含む。実施形態2に係る加工方法は、溝形成工程ST2Aと、貼着工程ST3Aとが実施形態1に係る加工方法と異なり、個片化工程ST4とピックアップ工程ST5が実施形態1に係る加工方法と同じである。
溝形成工程ST2Aは、ウエーハW−2の表面WS側からパッシベーション膜PFAをマスクとしてプラズマエッチングを施し、金属部材MCに対応する領域以外のストリートL領域をエッチングし、少なくともデバイスD−2の仕上り厚さT(図12に示す)に対応する深さDPの溝DTをストリートLに形成する工程である。溝形成工程ST2は、実施形態1の溝形成工程ST2と同様に、ウエーハW−2を図示しないエッチング装置のハウジング内に収容して、パッシベーション膜PFAをマスクとして、ストリートL領域をエッチングする。
ウエーハW−2のストリートL領域には、パッシベーション膜PFAが形成されていないために、溝形成工程ST2Aは、ストリートLの金属部材MCを除いて、ストリートLの誘電体膜IFをエッチングし、その後基板Sを表面WS側からエッチングして、溝DTが形成される。溝形成工程ST2Aは、基板Sをエッチングする際には、所謂ボッシュプロセスによりプラズマエッチングを施す。溝形成工程ST2Aは、溝DTのパッシベーション膜PFAの表面からの深さDPが、少なくともデバイスDの仕上り厚さTになるまでプラズマエッチングする。
貼着工程ST3Aは、ウエーハW−2の表面WS側にウエーハW−2の表面WSを保護する保護部材であるBG(Back Grind)テープBGTを貼着する工程である。貼着工程ST3は、溝形成工程ST2が実施されたウエーハW−2の表面WSにBGテープBGTを貼着する。
実施形態2に係る加工方法は、貼着工程ST3Aを実施した後、実施形態1と同様に個片化工程ST4とピックアップ工程ST5を順に実施する。
実施形態2に係る加工方法は、ウエーハW−2の表面WS側からプラズマエッチングにより金属部材MCが設けられた部分を除いてストリートLに仕上り厚さTと同等以上の深さDPの溝DTを形成し、裏面WR側を研削して、ウエーハW−2を個々のデバイスD−2に分割する。また、加工方法は、残存部RMをBGテープBGTに貼着してBGテープBGTに残したまま、個々のデバイスD−2をピックアップする。このために、加工方法は、ストリートLに設けられた金属部材MCを予め除去することなく、ストリートLに金属部材MCが設けられたウエーハW−2を個々のデバイスD−2に分割することができる。その結果、加工方法は、ストリートLに沿って金属部材MCが形成されたウエーハW−2を加工工数やコストを増加させることなく、適切に分割することができる。
また、実施形態2に係る加工方法は、パッシベーション膜PFAをマスクとしてプラズマエッチングを施すので、プラズマエッチング用のマスクを別途形成することがないので、ウエーハW−2を工数やコストを増加させることなくデバイスD−2に分割することができる。
前述した実施形態1及び実施形態2によれば、以下のウエーハの加工方法が含まれる。また、各実施形態に含まれるウエーハの加工方法を有するデバイスの製造方法が含まれる。
(付記1)
基板の表面側を格子状のストリートで区画した複数の領域にデバイスが形成され、該ストリートと重なる領域に金属部材が形成されたウエーハを該ストリートに沿って分割するウエーハの加工方法であって、
表面側からプラズマエッチングが施されて該金属部材に対応する領域以外の該ストリート領域がエッチングされ仕上り厚さに対応する深さの溝が形成された該ウエーハの表面側を保持し、該ウエーハの裏面側を研削して該溝の底部を露出させて該ウエーハを個片化する個片化工程と、
該金属部材に対応する基板の残存部を残して、該複数のデバイスをピックアップするピックアップ工程と、を含むウエーハの加工方法。
〔変形例〕
各実施形態の変形例に係るウエーハの加工方法を図面を参照して説明する。図14は、各実施形態の変形例に係るウエーハの加工方法のピックアップ工程前のウエーハの要部の断面図である。図15は、各実施形態の変形例に係るウエーハの加工方法のピックアップ工程を示すウエーハの要部の断面図である。図14及び図15は、実施形態1及び実施形態2と同一部分に同一符号を付して説明を省略する。なお、図14及び図15は、実施形態2の変形例を記載しておりますが、変形例は、実施形態1にも適用することができる。
各実施形態の変形例に係るウエーハの加工方法(以下、単に加工方法と記す)は、ピックアップ工程ST5が実施形態1及び実施形態2に係る加工方法と異なること以外、実施形態1及び実施形態2に係る加工方法と同じである。
各実施形態の変形例に係る加工方法のピックアップ工程ST5は、図14に示すように、個片化工程ST4が実施された後のウエーハWの裏面WRに紫外線を透過する保護テープPTを貼着し、BGテープBGTの粘着層全体に紫外線を照射した後、ウエーハWの表面WSに貼着されたBGテープBGTを剥がす。即ち、各実施形態の変形例に係る加工方法のピックアップ工程ST5は、ウエーハWをBGテープBGTから保護テープPTに貼り替える。なお、保護テープPTの図示しない粘着層を構成する粘着剤は、BGテープBGTの粘着剤と同様に、紫外線が照射からなると粘着力が低下する粘着剤である。
変形例に係る加工方法のピックアップ工程ST5は、保護テープPTの粘着層のストリートLに貼着する部分に紫外線を照射することなく、保護テープPTの粘着層のデバイスDに貼着する部分に紫外線を照射する。ピックアップ工程ST5は、ストリートLの金属部材MCが設けられた残存部RMを保護テープPTに貼着して残した状態で、ピックアップユニット300が各デバイスDの表面WSを吸着して、デバイスDを一つずつ保護テープPTからピックアップする。また、他の方法として、変形例に係る加工方法のピックアップ工程ST5は、保護テープPT全体に紫外線を照射し、残存部RMを残して、デバイスDのみをピックアップしてもよい。
また、変形例に係る加工方法のピックアップ工程ST5は、ウエーハWをBGテープBGTから保護テープPTに貼り替える際に、BGテープBGTの粘着層の残存部RMが貼着された部分に紫外線を照射することなく、BGテープBGTにストリートLの金属部材MCが設けられた残存部RMを残したままとしても良い。
変形例に係る加工方法は、実施形態1及び実施形態2と同様に、ウエーハWの表面WS側からプラズマエッチングにより金属部材MCが設けられた部分を除いてストリートLに仕上り厚さTよりも深い深さDPの溝DTを形成し、裏面WR側を研削して、ウエーハWを個々のデバイスDに分割するのでストリートLに設けられた金属部材MCを予め除去することなく、ストリートLに金属部材MCが設けられたウエーハWを個々のデバイスDに分割することができる。
なお、本発明は、上記実施形態及び変形例に限定されるものではない。即ち、本発明の骨子を逸脱しない範囲で種々変形して実施することができる。
W,W−2 ウエーハ
WS 表面
WR 裏面
L ストリート
S 基板
SS 表面
D,D−2 デバイス
DT 溝
BGT BGテープ(保護部材)
MC,MCA 金属部材
MS マスク
PFA パッシベーション膜
RM 残存部
T 仕上り厚さ
DP 深さ
ST1 マスク形成工程
ST2,ST2A 溝形成工程
ST3,ST3A 貼着工程
ST4 個片化工程
ST5 ピックアップ工程

Claims (2)

  1. 基板の表面側を格子状のストリートで区画した複数の領域にデバイスが形成され、該ストリートと重なる領域に金属部材が形成されたウエーハを該ストリートに沿って分割するウエーハの加工方法であって、
    該ウエーハの表面側の該デバイスに対応する部分にマスクを形成するマスク形成工程と、
    該ウエーハの表面側から該マスクを介してプラズマエッチングを施し、該金属部材に対応する領域以外の該ストリート領域をエッチングし仕上り厚さに対応する深さの溝を形成する溝形成工程と、
    該ウエーハの表面に該表面を保護する保護部材を貼着する貼着工程と、
    該保護部材を介して、該ウエーハの表面側を保持し、該ウエーハの裏面側を研削して該溝の底部を露出させて該ウエーハを個片化する個片化工程と、
    該金属部材に対応する基板の残存部を残して、該複数のデバイスをピックアップするピックアップ工程と、を含むウエーハの加工方法。
  2. 基板の表面側を格子状のストリートで区画した複数の領域に積層されたパッシベーション膜を含むデバイスが形成され、該ストリートと重なる領域に金属部材が形成されたウエーハを該ストリートに沿って分割するウエーハの加工方法であって、
    該ウエーハの表面側から該パッシベーション膜をマスクとしてプラズマエッチングを施し、該金属部材に対応する領域以外の該ストリート領域をエッチングし仕上り厚さに対応する深さの溝を形成する溝形成工程と、
    該ウエーハの表面に該表面を保護する保護部材を貼着する貼着工程と、
    該保護部材を介して該ウエーハの表面側を保持し、該ウエーハの裏面側を研削して該溝の底部を露出させて該ウエーハを個片化する個片化工程と、
    該金属部材に対応する基板の残存部を残して、該複数のデバイスをピックアップするピックアップ工程と、を含むウエーハの加工方法。
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Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP6887722B2 (ja) * 2016-10-25 2021-06-16 株式会社ディスコ ウェーハの加工方法及び切削装置
JP6899252B2 (ja) * 2017-05-10 2021-07-07 株式会社ディスコ 加工方法
US10515853B1 (en) * 2018-12-10 2019-12-24 Winbond Electronics Corp. Method of wafer dicing
KR20210050143A (ko) 2019-10-28 2021-05-07 삼성전자주식회사 반도체 소자 및 제조방법
CN111463138B (zh) * 2020-04-20 2021-05-18 长江存储科技有限责任公司 半导体器件及其制备方法

Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH08195362A (ja) * 1995-01-17 1996-07-30 Sony Corp 部材の製造方法
JP2006179768A (ja) * 2004-12-24 2006-07-06 Matsushita Electric Ind Co Ltd 半導体チップの製造方法
JP2010103328A (ja) * 2008-10-24 2010-05-06 Disco Abrasive Syst Ltd 貼り合わせウエーハの分割方法
JP2012134211A (ja) * 2010-12-20 2012-07-12 Panasonic Corp 半導体チップの製造方法
JP2013120767A (ja) * 2011-12-06 2013-06-17 Renesas Electronics Corp 半導体装置の製造方法
JP2015220266A (ja) * 2014-05-15 2015-12-07 株式会社ディスコ ウェーハ、及びウェーハの製造方法、並びにデバイスチップの製造方法
JP2016058578A (ja) * 2014-09-10 2016-04-21 株式会社ディスコ 分割方法
JP2016103574A (ja) * 2014-11-28 2016-06-02 上野精機株式会社 分類装置

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3825753B2 (ja) * 2003-01-14 2006-09-27 株式会社東芝 半導体装置の製造方法
JP2006114825A (ja) 2004-10-18 2006-04-27 Disco Abrasive Syst Ltd ウェーハの分割方法
JP2006120834A (ja) * 2004-10-21 2006-05-11 Disco Abrasive Syst Ltd ウェーハの分割方法
JP2006318966A (ja) * 2005-05-10 2006-11-24 Disco Abrasive Syst Ltd 半導体ウエーハ
WO2007055010A1 (ja) * 2005-11-10 2007-05-18 Renesas Technology Corp. 半導体装置の製造方法および半導体装置
KR20090015454A (ko) * 2007-08-08 2009-02-12 삼성전자주식회사 반도체 웨이퍼 및 반도체 소자의 제조 방법

Patent Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH08195362A (ja) * 1995-01-17 1996-07-30 Sony Corp 部材の製造方法
JP2006179768A (ja) * 2004-12-24 2006-07-06 Matsushita Electric Ind Co Ltd 半導体チップの製造方法
JP2010103328A (ja) * 2008-10-24 2010-05-06 Disco Abrasive Syst Ltd 貼り合わせウエーハの分割方法
JP2012134211A (ja) * 2010-12-20 2012-07-12 Panasonic Corp 半導体チップの製造方法
JP2013120767A (ja) * 2011-12-06 2013-06-17 Renesas Electronics Corp 半導体装置の製造方法
JP2015220266A (ja) * 2014-05-15 2015-12-07 株式会社ディスコ ウェーハ、及びウェーハの製造方法、並びにデバイスチップの製造方法
JP2016058578A (ja) * 2014-09-10 2016-04-21 株式会社ディスコ 分割方法
JP2016103574A (ja) * 2014-11-28 2016-06-02 上野精機株式会社 分類装置

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