JPS63293939A - 半導体集積回路装置の製造方法 - Google Patents
半導体集積回路装置の製造方法Info
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- JPS63293939A JPS63293939A JP62128320A JP12832087A JPS63293939A JP S63293939 A JPS63293939 A JP S63293939A JP 62128320 A JP62128320 A JP 62128320A JP 12832087 A JP12832087 A JP 12832087A JP S63293939 A JPS63293939 A JP S63293939A
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- 238000004519 manufacturing process Methods 0.000 title claims description 6
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、半導体集積回路装置の製造方法に関し、特に
、半導体ウェハを所定領域から切断して複数のチップに
する技術に関するものである。
、半導体ウェハを所定領域から切断して複数のチップに
する技術に関するものである。
半導体ウェハは、その表面の集積回路が形成されるそれ
ぞれの集積回路領域(チップ領域)の間をダイシングソ
ーで切断するこによって複数のチップに分割される。こ
のダイシングソーで半導体ウェハを切断して複数のチッ
プにする技術は9例えば特開昭58−100443号公
報に記載されている。
ぞれの集積回路領域(チップ領域)の間をダイシングソ
ーで切断するこによって複数のチップに分割される。こ
のダイシングソーで半導体ウェハを切断して複数のチッ
プにする技術は9例えば特開昭58−100443号公
報に記載されている。
ダイシングソーで半導体ウェハの表面から裏面まで完全
に切断する(フルカット)と、i面に近い部分の切断面
にマイクロクラックを生じる。そこで、半導体ウェハを
ダイシングソーで完全に切断してしまわずに、厚さが数
十μm程度の切り残しを生じるようにダイシング(ハー
フカット)し、この後前記切り残しの部分から割るよう
にしている。
に切断する(フルカット)と、i面に近い部分の切断面
にマイクロクラックを生じる。そこで、半導体ウェハを
ダイシングソーで完全に切断してしまわずに、厚さが数
十μm程度の切り残しを生じるようにダイシング(ハー
フカット)し、この後前記切り残しの部分から割るよう
にしている。
しかしながら、前記ハーフカットによる切断においても
、半導体ウェハを割る際に多数のマイクロクランクを生
じる。このマイクロクラックがチップの封止後に欠ける
と、チップの表面にダメージを与える。
、半導体ウェハを割る際に多数のマイクロクランクを生
じる。このマイクロクラックがチップの封止後に欠ける
と、チップの表面にダメージを与える。
本発明の目的は、マイクロクラックを生じることなく、
半導体ウェハを複数に切断する技術を提供することにあ
る。
半導体ウェハを複数に切断する技術を提供することにあ
る。
本発明の前記ならびにその他の目的と新規な特徴は、本
明細書の記述及び添付図面によって明らかになるであろ
う。
明細書の記述及び添付図面によって明らかになるであろ
う。
本願において開示される発明のうち1代表的なものの概
要を簡単に説明すれば、下記のとおりである。
要を簡単に説明すれば、下記のとおりである。
すなわち、半導体ウェハをレーザを用いて複数のチップ
に切断するものである。
に切断するものである。
上述した手段によれば、半導体ウェハに機械的衝撃が加
わらないので、マイクロクラックを生じることなく半導
体ウェハを複数に切断することができる。
わらないので、マイクロクラックを生じることなく半導
体ウェハを複数に切断することができる。
以下、本発明の一実施例を図面を用いて説明すわ。
第1図は、切断中の半導体ウェハを模式的に示した斜視
図。
図。
第2図は、半導体ウェハの切断中の断面図である。
第1図及び第2図において、1はP°単結晶シリコンか
らなる半導体ウェハであり、2が半導体ウェハ1を複数
に切断するための領域いわゆるダイシング領域、3が集
積回路領域である。集積回路領域3の半導体素子が形成
される部分は、半導体ウニハエの表面の選択的な熱酸化
による酸化シリコン膜からなるフィールド絶縁膜8と、
その下のPチャネルストッパ領域7とで素子分離がなさ
れているが、これらフィールド絶縁膜8及びPチャネル
ストッパ領域7はダイシング領域2には形成しないよう
にしている。また、集積回路領域3上には例えばMIS
[’ETのゲート電極等を覆う第1層しIの層間絶縁膜
10、さらに層間絶縁膜10の上を延在する例えば第1
層目のアルミニウム膜からなる配線を覆う最終保護膜1
1が設けられるが、これら層間絶縁膜10、最終保護膜
11は、ダイシング領域2では選択的に除去するように
している。前記層間絶縁膜10は、例えばCvDによる
酸化シリコン膜とこの土に積層されるリンシリケートガ
ラス(P S G)膜とで構成している。最終保S膜1
1は、例えばCVDによる酸化シリコン膜と、この上に
積層した塗布ガラス(SOG)膜と、さら(ここの上に
積層したPSG膜と、さらにこの上に積層した例えばプ
ラズマCVDによる窒化シリコン膜とで構成している。
らなる半導体ウェハであり、2が半導体ウェハ1を複数
に切断するための領域いわゆるダイシング領域、3が集
積回路領域である。集積回路領域3の半導体素子が形成
される部分は、半導体ウニハエの表面の選択的な熱酸化
による酸化シリコン膜からなるフィールド絶縁膜8と、
その下のPチャネルストッパ領域7とで素子分離がなさ
れているが、これらフィールド絶縁膜8及びPチャネル
ストッパ領域7はダイシング領域2には形成しないよう
にしている。また、集積回路領域3上には例えばMIS
[’ETのゲート電極等を覆う第1層しIの層間絶縁膜
10、さらに層間絶縁膜10の上を延在する例えば第1
層目のアルミニウム膜からなる配線を覆う最終保護膜1
1が設けられるが、これら層間絶縁膜10、最終保護膜
11は、ダイシング領域2では選択的に除去するように
している。前記層間絶縁膜10は、例えばCvDによる
酸化シリコン膜とこの土に積層されるリンシリケートガ
ラス(P S G)膜とで構成している。最終保S膜1
1は、例えばCVDによる酸化シリコン膜と、この上に
積層した塗布ガラス(SOG)膜と、さら(ここの上に
積層したPSG膜と、さらにこの上に積層した例えばプ
ラズマCVDによる窒化シリコン膜とで構成している。
12は例えばMISFETのゲート絶縁膜を形成する際
に形成された薄い酸化シリコン膜であるが、この酸化シ
リコン膜12もダイシング領域2では選択的に除去され
る。しかし、これら酸化シリコン膜12、層間絶縁膜1
0、最終保護膜11は、ダイシング領域2上の部分を除
去せずに、それらで覆ったままとしておいてもよい。ま
た、フィールド絶縁膜8から露出している半導体ウェハ
1の表面のN゛半導体領域9は、例えばNチャネルMI
SFETのソース、ドレイン領域形成時に形成されたも
のである。
に形成された薄い酸化シリコン膜であるが、この酸化シ
リコン膜12もダイシング領域2では選択的に除去され
る。しかし、これら酸化シリコン膜12、層間絶縁膜1
0、最終保護膜11は、ダイシング領域2上の部分を除
去せずに、それらで覆ったままとしておいてもよい。ま
た、フィールド絶縁膜8から露出している半導体ウェハ
1の表面のN゛半導体領域9は、例えばNチャネルMI
SFETのソース、ドレイン領域形成時に形成されたも
のである。
本実施例の半導体ウェハ1の切断方法は、まずダイシン
グ領域2をダイシングソー4によって所定の深さまで切
り下げる。ここで、図示していないが、半導体ウェハ1
の裏面は粘着テープが貼られ、ダイシングソー4を掛け
た後も半導体ウェハ1がばらばらにならないようになっ
ている。5がダイシングソー4によって形成された溝で
ある。
グ領域2をダイシングソー4によって所定の深さまで切
り下げる。ここで、図示していないが、半導体ウェハ1
の裏面は粘着テープが貼られ、ダイシングソー4を掛け
た後も半導体ウェハ1がばらばらにならないようになっ
ている。5がダイシングソー4によって形成された溝で
ある。
すなわち、ダイシングソー4ではダイシング領域2を完
全に切断せずに、切り残し5Aが生じるようにする。こ
の切り残し5Aの厚さは、特に限定する必要はないが、
例えば20μm程度にして、溝5の底の部分あるいは溝
5の側面等にマイクロクラックが生じないようにする。
全に切断せずに、切り残し5Aが生じるようにする。こ
の切り残し5Aの厚さは、特に限定する必要はないが、
例えば20μm程度にして、溝5の底の部分あるいは溝
5の側面等にマイクロクラックが生じないようにする。
なお1図示していないが、ダイシングソー4は、水を掛
けながらダイシング領域2の切り下げを行うようになっ
ている。
けながらダイシング領域2の切り下げを行うようになっ
ている。
レーザ6は、ダイシングソー4によって形成された溝5
の底を照射するように、充分に細いスポット径にする。
の底を照射するように、充分に細いスポット径にする。
スポット径は、ダイシングソー4の厚さが100μm程
度のもの、20〜30μm程度のもの等色々あるが、そ
れらの厚さより小さくすればよい。このレーザ6の照射
によって切り残し部5Aを溶断するので、その切り残し
の部分に機械的な衝撃が加わらず、マイクロクラックを
生じることがない、なお、レーザ6のみでダイシング領
域6の表面から裏面まで完全に切断するようにしてもよ
いが、この実施例では切断時間を速くするため、ダイシ
ングソー4を併用している。
度のもの、20〜30μm程度のもの等色々あるが、そ
れらの厚さより小さくすればよい。このレーザ6の照射
によって切り残し部5Aを溶断するので、その切り残し
の部分に機械的な衝撃が加わらず、マイクロクラックを
生じることがない、なお、レーザ6のみでダイシング領
域6の表面から裏面まで完全に切断するようにしてもよ
いが、この実施例では切断時間を速くするため、ダイシ
ングソー4を併用している。
レーザ6とダイシングシー4を掛ける順序jよ、種々組
合せが可能である。例えば、ダイシングソー4の直ぐ後
から切り残し5Aヘレーザ6を照射していくようにして
もよい。また、同一方向、例えばX方向に延びている全
てのダイシング領域2にダイシングソー4を掛け、次に
それによって形成されたX方向に延在している溝5ヘレ
ーザ6を照射して、半導体ウェハ1をX方向において分
割する。次に、X方向に延びている全てのダイシング領
域2にダイシングソー4を掛け、次にそれによって形成
された溝5ヘレーザ6を照射して集積回路領域3ごとに
分割するようにしてもよい、あるいは、X方向に延びる
ダイシング領域2及びX方向に延びるダイシング領域2
の全てにダイシングソー4を掛けてからレーザ6を照射
するようにしてもよい。
合せが可能である。例えば、ダイシングソー4の直ぐ後
から切り残し5Aヘレーザ6を照射していくようにして
もよい。また、同一方向、例えばX方向に延びている全
てのダイシング領域2にダイシングソー4を掛け、次に
それによって形成されたX方向に延在している溝5ヘレ
ーザ6を照射して、半導体ウェハ1をX方向において分
割する。次に、X方向に延びている全てのダイシング領
域2にダイシングソー4を掛け、次にそれによって形成
された溝5ヘレーザ6を照射して集積回路領域3ごとに
分割するようにしてもよい、あるいは、X方向に延びる
ダイシング領域2及びX方向に延びるダイシング領域2
の全てにダイシングソー4を掛けてからレーザ6を照射
するようにしてもよい。
以上1本発明を実施例にもとづき具体的に説明したが1
本発明は、前記実施例に限定されるものではなく、その
要旨を逸脱しない範囲において種々変更可能であること
は言うまでもない。
本発明は、前記実施例に限定されるものではなく、その
要旨を逸脱しない範囲において種々変更可能であること
は言うまでもない。
本願において開示される発明のうち代表的なものによっ
て得られる効果を簡単に説明すれば、下記のとおりであ
る。
て得られる効果を簡単に説明すれば、下記のとおりであ
る。
すなわち、半導体ウェハをレーザを用いて複数のチップ
に切断することにより、半導体ウェハに機械的衝撃が加
わらないので、マイクロクラックを生じることなく半導
体ウェハを複数に切断することができる。
に切断することにより、半導体ウェハに機械的衝撃が加
わらないので、マイクロクラックを生じることなく半導
体ウェハを複数に切断することができる。
第1図は、切断中の半導体ウェハを模式的に示した斜視
図。 第2図は、半導体ウェハの切断中の断面図である。 図中、1・・・半導体ウェハ、2・・・ダイシング領域
、3・・・集積回路領域、4・・・ダイシングソー、5
・・・溝。 5A・・・切り残し、6・・・レーザ、7・・・チャネ
ルストッパ領域、8・・・フィールド絶縁膜、9・・・
N°半導体領域、10.11.12・・・絶縁膜。
図。 第2図は、半導体ウェハの切断中の断面図である。 図中、1・・・半導体ウェハ、2・・・ダイシング領域
、3・・・集積回路領域、4・・・ダイシングソー、5
・・・溝。 5A・・・切り残し、6・・・レーザ、7・・・チャネ
ルストッパ領域、8・・・フィールド絶縁膜、9・・・
N°半導体領域、10.11.12・・・絶縁膜。
Claims (1)
- 【特許請求の範囲】 1、ダイシングソーにより半導体ウェハをハーフカット
し、次いで前記半導体ウェハをレーザによる溶断を用い
て複数のチップに切断することを特徴とする半導体集積
回路装置の製造方法。 2、前記半導体ウェハの表面は複数の領域に区画され、
その区画されたそれぞれの領域に集積回路が構成されて
いることを特徴とする特許請求の範囲第1項記載の半導
体集積回装置の製造方法。 3、前記レーザは、前記区画されたそれぞれの領域の間
をダイシングソーで所定の深さまで切り下げた後、その
切り残しの部分に照射することによって半導体ウェハを
複数に切断することを特徴とする特許請求の範囲第1項
記載の半導体集積回装置の製造方法。 4、前記レーザのスポット径は、ダイシングソーの厚さ
より細くされることを特徴とする特許請求の範囲第1項
記載の半導体集積回路装置の製造方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP62128320A JPS63293939A (ja) | 1987-05-27 | 1987-05-27 | 半導体集積回路装置の製造方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP62128320A JPS63293939A (ja) | 1987-05-27 | 1987-05-27 | 半導体集積回路装置の製造方法 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPS63293939A true JPS63293939A (ja) | 1988-11-30 |
Family
ID=14981857
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP62128320A Pending JPS63293939A (ja) | 1987-05-27 | 1987-05-27 | 半導体集積回路装置の製造方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS63293939A (ja) |
Cited By (12)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2003034780A (ja) * | 2001-04-23 | 2003-02-07 | Furukawa Electric Co Ltd:The | レーザーダイシング用粘着テープ |
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US9837315B2 (en) | 2000-09-13 | 2017-12-05 | Hamamatsu Photonics K.K. | Laser processing method and laser processing apparatus |
CN110560929A (zh) * | 2019-09-06 | 2019-12-13 | 大同新成新材料股份有限公司 | 一种硅晶圆切割方法及切割装置 |
JP2020068322A (ja) * | 2018-10-25 | 2020-04-30 | 株式会社ディスコ | ウェーハの加工方法 |
-
1987
- 1987-05-27 JP JP62128320A patent/JPS63293939A/ja active Pending
Cited By (22)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
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US9837315B2 (en) | 2000-09-13 | 2017-12-05 | Hamamatsu Photonics K.K. | Laser processing method and laser processing apparatus |
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EP1293316A1 (en) * | 2001-08-28 | 2003-03-19 | Tokyo Seimitsu Co.,Ltd. | Dicing method and apparatus |
US6734083B2 (en) | 2001-08-28 | 2004-05-11 | Tokyo Seimitsu Co., Ltd. | Dicing method and dicing apparatus for dicing plate-like workpiece |
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US10068801B2 (en) | 2002-03-12 | 2018-09-04 | Hamamatsu Photonics K.K. | Substrate dividing method |
US11424162B2 (en) | 2002-03-12 | 2022-08-23 | Hamamatsu Photonics K.K. | Substrate dividing method |
US10622255B2 (en) | 2002-03-12 | 2020-04-14 | Hamamatsu Photonics K.K. | Substrate dividing method |
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US9543256B2 (en) | 2002-03-12 | 2017-01-10 | Hamamatsu Photonics K.K. | Substrate dividing method |
US9548246B2 (en) | 2002-03-12 | 2017-01-17 | Hamamatsu Photonics K.K. | Substrate dividing method |
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US7135384B2 (en) | 2003-02-28 | 2006-11-14 | Kabushiki Kaisha Toshiba | Semiconductor wafer dividing method and apparatus |
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JP2020068322A (ja) * | 2018-10-25 | 2020-04-30 | 株式会社ディスコ | ウェーハの加工方法 |
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