JP5355246B2 - 多数個取り配線基板および配線基板ならびに電子装置 - Google Patents

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Description

本発明は、母基板の中央部に、各々が電子部品を搭載するための配線基板となる複数の配線基板領域が縦横に配列形成され、配線基板領域の境界に分割溝が形成された多数個取り配線基板、およびその多数個取り配線基板を分割して得られる配線基板、ならびにこの配線基板に電子部品が搭載され、蓋体が接合された電子装置に関するものである。
従来、半導体素子や水晶振動子等の電子部品を搭載するための配線基板は、例えば、酸化アルミニウム質焼結体等の電気絶縁材料から成る絶縁基体の表面に、タングステンやモリブデン等の金属粉末を用いたメタライズ導体から成る配線導体が配設されることにより形成されている。
このような配線基板には、通常、電子部品に接続するために表面に導出された配線導体を備える電子部品搭載領域を備えている。そして、このような配線基板の電子部品搭載領域に電子部品を搭載するとともに、電子部品の各電極を半田やボンディングワイヤ等の電気的接続手段を介して対応する各配線導体に電気的に接続し、金属やセラミックス,ガラス,樹脂等からなる蓋体で電子部品を覆うように接合して電子部品を封止することにより電子装置が作製される。
蓋体は、例えば、樹脂等の封止材により配線基板に接合される。そして、電子装置の小型化に伴い、配線基板と蓋体との接合領域の幅が狭くなってきており、配線基板と蓋体との接合強度を高めることが求められている。例えば、配線基板と蓋体との接合強度を高めるために、配線基板の上面に凹部を有する場合であれば、凹部を取り囲む枠状の部位(側壁部)に、外周端から内周端にかけて全幅にわたり(開口幅が側壁部の幅と同程度)、断面形状がV字形の溝が形成されている配線基板が知られている(例えば、特許文献1を参照。)。
また、配線基板は、近年の電子装置に対する小型化の要求に伴い、その大きさが小さくなってきている。そして、小さくなった複数の配線基板を効率良く製作するために、多数個取り配線基板を分割することにより多数個の配線基板を製作するということが行なわれている。多数個取り配線基板は、広面積の母基板の中央部に分割後に配線基板となる複数の配線基板領域が縦横に配列形成され、各配線基板領域を区分する分割溝が縦横に形成されたものである。そして、母基板を撓ませ、配線基板領域を分割溝に沿って個々に分割することにより、複数の配線基板が得られる。
配線基板には凹部を有さない平板状のものもあり、このような配線基板に、中央部に搭載された電子部品を覆うような凹部を有する蓋体を接合する場合もある。このような場合には、配線基板と蓋体との接合強度を高めるために、上記のような凹部を有する配線基板の場合と同様に、電子部品搭載領域と配線基板の外縁との間の全幅にわたり(開口幅が電子部品搭載領域と配線基板の外縁との間の幅と同程度)、断面形状がV字形の溝を形成することが考えられる。
特開2006−41456号公報
しかしながら、各配線基板領域に蓋体の接合強度を高めるための溝を有する多数個取り配線基板を作製して、これを分割溝に沿って分割しようとすると、分割溝に沿って良好に分割されずに配線基板の外縁部にバリや欠けが発生しやすいという問題を有していた。これは例えば、分割溝が形成された主面と同じ主面に、蓋体の接合強度を高めるための溝が分割溝の深さよりも深く形成されている場合は、分割する際の応力がその溝の底部に集中しやすく、分割溝ではなくその溝の底部を起点として母基板が分割されてしまいやすいからであった。また、分割溝の底部を起点として亀裂を発生させたとしても、その亀裂が、分割溝の底部から対向する主面へ進行する途中で蓋体の接合強度を高めるための溝の方向に向かって進行しやすいからでもあった。さらに、蓋体の接合強度を高めるための溝の開口幅が電子部品搭載領域と配線基板の外縁との間の幅と同程度であることから、分割後の配線基板の外縁と溝との間が鋭角になり、配線基板同士の衝突等によりこの部分が欠けやすいものであった。
このように、配線基板の外縁部にバリや欠けがあると、外縁部に配置されている蓋体の接合強度を高めるための溝内に封止材を充填させて配線基板と蓋体とを強固に接合することができなくなる、あるいは、配線基板の外縁を基準にして配線基板に電子部品を搭載したり、配線基板に電子部品を搭載した電子装置の外縁を基準にして外部電気回路基板に電子装置を搭載したりする際に、その搭載を精度良く行なうことができなくなるという問題点があった。
本発明は上記従来技術の問題点に鑑み案出されたもので、その目的は、一方主面に蓋体を接合するための溝を有する多数個取り配線基板を分割する際に、配線基板に発生するバリや欠けを低減することができる多数個取り配線基板を提供することにある。また、この多数個取り配線基板により得られる配線基板およびこれを用いた電子装置を提供することにある。
本発明の多数個取り配線基板は、中央部に電子部品搭載領域を有する複数の配線基板領域が縦横の並びに配置された母基板の一方主面に、前記配線基板領域の境界に分割溝が形成された多数個取り配線基板において、前記母基板の一方主面の前記電子部品搭載領域と前記分割溝との間に蓋体を接合する領域があり、この蓋体を接合する領域内に、この領域の幅以下で前記分割溝の深さよりも浅い溝を備えており、該溝は、隣接する前記配線基板領域で前記分割溝に沿って連続していることを特徴とするものである。
本発明の配線基板は、上記構成の多数個取り配線基板が前記分割溝に沿って分割されたものであることを特徴とするものである。
また、本発明の配線基板は、上記構成の多数個取り配線基板が前記分割溝に沿って分割されたものであって、一方主面に、前記電子部品搭載領域と、該電子部品搭載領域と外縁との間に位置して両端が対向する側面に至る前記溝とを有することを特徴とするものである。
本発明の電子装置は、上記各構成の配線基板の前記電子部品搭載領域に電子部品が搭載され、該電子部品を覆うように前記蓋体が接合されていることを特徴とするものである。
本発明の多数個取り配線基板によれば、母基板の一方主面の電子部品搭載領域と分割溝との間に蓋体を接合する領域があり、この蓋体を接合する領域内にこの領域の幅以下で分割溝の深さよりも浅い溝を備えていることから、母基板を撓ませて分割する際の応力が溝の底部よりも分割溝の底部に集中しやすくなるので、母基板が溝の底部を起点として分割されることを抑制することができる。また、分割溝の底部は溝の底部よりも深い位置にあることから、溝の底部は分割溝の底部と他方主面との間に位置しないので、分割溝の底部を起点として発生した亀裂が他方主面側に向かって進行する途中で溝側に向かって進行することが抑制される。従って、母基板を分割溝に沿って良好に分割することができるので、分割して得られる配線基板の外縁部にバリや欠けが発生する可能性を低減することができる。
また、本発明の多数個取り配線基板によれば、上記構成において、溝が隣接する配線基板領域で分割溝に沿って連続していることから、溝が複数の配線基板領域にわたる一直線状となるので、この多数個取り配線基板を作製する際にカッター刃等を用いて容易に溝を形成することができるとともに、分割後の配線基板の上面の角部における溝の面積を増やすことができる。
本発明の配線基板によれば、上記構成の多数個取り配線基板が分割溝に沿って分割されたものであることから、配線基板の外縁部にバリや欠けの発生が低減されているので、また、溝の開口幅が電子部品搭載領域と配線基板の外縁との間の幅より狭いことから、分割後の配線基板の外縁と溝との間に所定の幅を確保でき、配線基板同士の衝突等によりこの部分が欠け難いものとなるので、配線基板の外縁を画像認識装置等により良好に認識することができ、配線基板の外縁を基準とした配線基板への電子部品の搭載を良好な位置精度で行なうことができる配線基板となる。
また、本発明の配線基板によれば、上記構成の多数個取り配線基板が分割溝に沿って分割されたものであって、一方主面に、電子部品搭載領域と、電子部品搭載領域と配線基板の外縁との間に位置して両端が対向する側面に至る溝とを有することから、上面視で配線基板の角部における溝の面積が大きくなり、角部における封止材の量を増やすことができるので、角部における配線基板と蓋体との接合強度を向上させることができる。
本発明の電子装置は、上記構成の配線基板の電子部品搭載領域に電子部品が搭載され、電子部品を覆うように蓋体が接合されていることから、電子装置の外縁部にはバリや欠けの発生が低減されているので、溝内に封止材を良好に充填させて配線基板と蓋体とを強固に接合することができるとともに、電子装置の外縁を画像認識装置等により良好に認識でき、電子装置の外縁を基準とした外部電気回路基板への電子装置の搭載を良好な位置精度で行なうことができる電子装置となる。
(a)は本発明の多数個取り配線基板の実施の形態の一例を示す平面図であり、(b)は(a)のA−A線断面を示す断面図である。 (a)は図1(a)のA部を拡大して示す平面図であり、(b)は図1(b)のA部を拡大して示す断面図である。 (a)は本発明の多数個取り配線基板の実施の形態の一例を示す平面図であり、(b)は(a)のA−A線断面を示す断面図である。 (a)は図3(a)のA部を拡大して示す平面図であり、(b)は図3(b)のA部を拡大して示す断面図である。 (a)は本発明の多数個取り配線基板の実施の形態の一例を示す平面図であり、(b)は(a)のA−A線断面を示す断面図である。 (a)は図5(a)のA部を拡大して示す平面図であり、(b)は図5(b)のA部を拡大して示す断面図である。 本発明の多数個取り配線基板の実施の形態の他の例の要部を拡大して示す断面図である。 (a)〜(c)は、それぞれ本発明の多数個取り配線基板を製造する工程の一例を示す断面図である。 (a)および(b)は、それぞれ本発明の多数個取り配線基板を製造する工程の他の例を示す断面図である。 (a)および(b)は、それぞれ本発明の多数個取り配線基板を製造する工程の他の例を示す断面図である。 本発明の多数個取り配線基板を製造する工程の他の例を示す断面図である。 (a)は本発明の配線基板の実施の形態の一例を示す斜視図であり、(b)は本発明の電子装置の実施の形態の一例を示す断面図である。 (a)は本発明の配線基板の実施の形態の一例を示す斜視図であり、(b)は本発明の電子装置の実施の形態の一例を示す断面図である。 (a)および(b)は、それぞれ本発明の多数個取り配線基板の実施の形態の例における要部を示す平面図である。
本発明の多数個取り配線基板について、添付の図面を参照しつつ説明する。
図1〜図7は本発明の多数個取り配線基板の実施の形態の例を示すものであり、これらの図において、1は母基板、1aは配線基板領域、1bは電子部品搭載領域、1cは蓋体を接合する領域、1dは第2の電子部品搭載領域、2(2x,2y)は分割溝、2a(2ya)は第2の分割溝、3(3x,3y)は溝、4は配線導体、5は凹部である。なお、図2(a),図4(a),図6(a)は平面図であるが、分割溝2(2x,2y)および溝3(3x,3y)には、認識しやすいようにハッチングを設けている。
図1(a),図3(a),図5(a)に示す例においては、母基板1に縦横に4個ずつ計16個の配線基板領域1aが配列され、各配線基板領域1aの境界には、縦方向の分割溝2yと横方向の分割溝2xとからなる分割溝2が形成されている。また、16個の配線基板領域1aが縦横に配列された中央部の外周部にはダミー領域1fが設けられ、ダミー領域1fと配線基板領域1aとの境界にも分割溝2が形成されている。
本発明の多数個取り配線基板は、図1〜図6に示す例のように、中央部に電子部品搭載領域1bを有する複数の配線基板領域1aが縦横の並びに配置された母基板1の一方主面に、配線基板領域1aの境界に分割溝2が形成された多数個取り配線基板において、母基板1の一方主面の電子部品搭載領域1bと分割溝2との間に蓋体(図示せず)を接合する領域1cがあり、この蓋体を接合する領域1c内にこの領域1cの幅より狭く、深さd2が分割溝2の深さd1よりも浅い溝3を備えていることを特徴とするものである。
溝3の深さd2は分割溝2の深さd1よりも浅い(d2<d1)ことから、母基板1を撓ませて配線基板領域1aを個々に分割する際の応力が、溝3の底部よりも分割溝2の底部に集中しやすくなるので、分割溝2の底部を起点として母基板1を分割しやすくなる。また、分割溝2の底部は溝3の底部よりも深い位置にあることから、溝3の底部は分割溝2の底部と他方主面との間に位置しないので、分割溝2の底部を起点として発生した亀裂が他方主面側に向かって進行する途中で溝3に向かって進行することが抑制される。従って、母基板1を分割溝2に沿って個々の配線基板領域1aに良好に分割することができるので、分割して得られる配線基板の外縁部にバリや欠けが発生する可能性を低減することができる。
また、本発明の多数個取り配線基板は、図5および図6に示す例のように、上記構成において、溝3が隣接する配線基板領域1a・1aの間で母基板1の縦方向または横方向に伸びる分割溝2の一方に沿って連続していることが好ましい。このような構成とすると溝3は複数の配線基板領域1aにわたる一直線状となるので、この多数個取り配線基板を作製する際にカッター刃やダイシング加工等を用いて容易に溝3を形成することができるとともに、分割後の配線基板の上面の角部における溝3の面積を増やすことができる。
母基板1は、例えば酸化アルミニウム質焼結体やムライト質焼結体,窒化アルミニウム質焼結体,炭化珪素質焼結体,窒化珪素質焼結体,ガラスセラミックス等のセラミック材料から成る電気絶縁性の絶縁基体の中央部に、タングステンやモリブデン,銅,銀等の金属粉末を用いたメタライズ導体から成る配線導体4が形成された、複数の配線基板領域1aが縦横に配列形成されたものである。
母基板1は、例えば絶縁基体が酸化アルミニウム質焼結体から成る場合であれば、酸化アルミニウム,酸化珪素,酸化マグネシウム,酸化カルシウム等のセラミック原料粉末に適当な有機バインダーおよび溶剤,可塑剤,分散剤等を添加混合して得たセラミックスラリーを従来周知のドクターブレード法等のシート成形方法を採用してシート状に成形してセラミックグリーンシートを得て、しかる後、セラミックグリーンシートに適当な打ち抜き加工を施すとともに必要に応じてこれを複数枚積層して、母基板1となる生成形体を作製して、約1500〜1800℃の温度で焼成することで、単数あるいは複数の絶縁層からなるものが製作される。
配線導体4には、絶縁基体の表面や絶縁層間に配置される配線導体層と、絶縁層を貫通して上下に位置する配線導体層同士を電気的に接続する貫通導体とがある。配線導体層は、母基板1用のセラミックグリーンシートにスクリーン印刷法等の印刷手段によって配線導体層用のメタライズペーストを印刷塗布し、母基板1用の生成形体とともに焼成することによって形成する。貫通導体は、配線導体を形成するためのメタライズペーストの印刷塗布に先立って母基板1用のセラミックグリーンシートに金型やパンチングによる打ち抜き加工またはレーザ加工等の加工方法によって貫通導体用の貫通孔を形成し、この貫通孔に貫通導体用のメタライズペーストをスクリーン印刷法等の印刷手段によって充填しておき、母基板1となる生成形体とともに焼成することによって形成する。メタライズペーストは、主成分の金属粉末に有機バインダー,有機溶剤,必要に応じて分散剤等を加えてボールミル,三本ロールミル,プラネタリーミキサー等の混練手段によって混合および混練することで作製する。また、セラミックグリーンシートの焼結挙動に合わせたり、焼成後の母基板との接合強度を高めたりするために、ガラスやセラミックスの粉末を添加してもよい。貫通導体用のメタライズペーストは、有機バインダーや有機溶剤の種類や添加量により、充填に適した、一般的に配線導体層用のメタライズペーストよりも高い粘度に調整される。
なお、配線導体4の露出する表面には、必要に応じて、ニッケル,金等の耐蝕性に優れる金属が被着される。これにより、配線導体4が腐食することを効果的に抑制することができるとともに、配線導体4と電子部品との接合、配線導体4とボンディングワイヤとの接合、および配線導体4と外部電気回路基板の配線導体との接合を強固にすることができる。また、例えば、配線導体4の露出する表面には、厚さ1〜10μm程度のニッケルめっき層と厚さ0.1〜3μm程度の金めっき層とが、電解めっき法もしくは無電解めっき法により順次被着される。
分割溝2は、母基板1の一方主面の各配線基板領域1aの境界に形成されている。分割溝2の縦断面形状は、V字状やU字状あるいは四角形状であってもよいが、図1〜図7に示す例のように、V字状にすると、母基板1を撓ませて分割溝2に沿って破断する際に、分割溝2の底部が応力の集中しやすい形状であるので、その破断が容易かつ正確となり好ましい。
また、図7に示す例のように、母基板1の他方主面にも、配線基板領域1aの境界に第2の分割溝2a(図7では、縦方向の2ya)を形成しておくことが好ましい。このように第2の分割溝2aを形成しておくと、他方主面側の第2の分割溝2aの底部を起点とした亀裂も発生するので、母基板1を両主面から、より精度良く配線基板領域1aの境界に沿って分割することができる。
このように他方主面に第2の分割溝2aを設けた場合には、一方主面側の分割溝2の底部は溝3の底部よりも深く、他方主面側の第2の分割溝2aの底部の近くに位置するので、他方主面側の第2の分割溝2aの底部から対向する一方主面側の分割溝2の底部に向かって亀裂が進行しやすくなる。また、多層配線基板を得るための多数個取り配線基板の製造工程においては、一方主面側の分割溝2と他方主面側の第2の分割溝2aとの間に数十〜数百μm程度の位置ずれが発生することがあるが、溝3が一方主面側の分割溝2から離間した電子部品搭載領域1b寄りの位置に設けられていると、第2の分割溝2aと溝3との距離が離れているので、第2の分割溝2aから溝3側への亀裂の進行が抑制され、配線基板の外縁部にバリや欠けが発生する可能性を低減することができる。また、一方主面側に凹部5を備える場合には、上述と同様の理由により、溝3は分割溝2寄りではなく凹部5寄りの位置に設けておくことが好ましい。
分割溝2の深さは、絶縁基体の材料等により適宜設定され、母基板1の厚みの50〜70%程度に形成される。このようにすることで、母基板1が良好に分割されるとともに不用意に割れることのない多数個取り配線基板となる。なお、母基板1の他方主面に第2の分割溝2aを形成している場合は、分割溝2の深さと第2の分割溝2aの深さとの合計が上述の母基板1の厚みに対する割合となるように形成される。
母基板1の一方主面における分割溝2の開口幅は、0.05〜1.0mm程度であると、母基板1を良好に分割することができ、各配線基板領域1aが分割溝2の占める面積の影響で小さくならず、分割溝2の形成時に配線基板領域1aが大きく変形することがないので好ましい。
溝3は、母基板1の一方主面の分割溝2と電子部品搭載領域1bとの間の蓋体を接合する領域1cに形成されている。図1および図2に示す例では電子部品搭載領域1bを囲むような四角形の枠状の形状である。そして、図5および図6に示す例では、母基板1の縦方向または横方向に伸びる分割溝2の一方に沿った形状(縦方向の溝3は縦方向に伸びる分割溝2に沿った形状、横方向の溝3は横方向に伸びる分割溝2に沿った形状)であり、隣接する配線基板領域1a・1aの間で連続している。図1〜図6に示す例では、図2(b),図4(b)および図6(b)に示すように、溝3の深さd2は、分割溝2の深さd1よりも浅くなるように設定され、母基板1の厚みの10〜40%程度に形成される。溝3の断面形状は、図1〜図6に示す例のような形状で、カッター刃を用いて形成する場合は、底部の縦断面形状がV字状のものとなるが、U字状や四角形状であってもよい。母基板1を分割する際に、溝3の底部に亀裂が発生し難くするには、底部に応力が集中しにくいようなU字状や角部の丸まった四角形状が好ましい。このような形状は、溝3をレーザにより形成することによって得ることができる。
また、溝3の断面形状がV字状の場合の底部の角度は、分割溝2の底部の角度よりも大きいことが好ましい。溝3の底部を起点として母基板1が割れることを抑制するとともに、配線基板に蓋体を接合する際に封止材を溝3内に充填しやすくすることができるようにするには、例えば、溝3の底部の角度は20度〜90度程度に形成される。
また、母基板1は、複数の配線基板領域1aが縦横に配列された中央部の外周部に、ダミー領域1fを有することが好ましい。ダミー領域1fは、多数個取り配線基板の製造や搬送を容易とするための領域であり、このダミー領域1fを用いて母基板1となる生成形体や多数個取り配線基板の加工時や搬送時の位置決め、固定等を行なうことができる。また、分割溝2の両端部が、最外周に配列される配線基板領域1aと母基板1となる生成形体の外周部との間のダミー領域1fに位置するように形成しておくと、母基板1の搬送時等に外部から加わる力によって母基板1が不用意に割れてしまうことを防止することができるので好ましい。なお、複数の配線基板領域1a間にもダミー領域を設けても構わない。この場合は、配線基板領域1aとダミー領域との間に分割溝2が形成される。
また、溝3は、分割溝2を挟んで対称に、すなわち、図7に示す例のように、分割溝2を挟んで対向する一対の溝3・3のそれぞれと分割溝2との距離w1が同じであることが好ましい。このようにすると、分割溝2から溝3までの距離w1が分割溝2の両側で略均等となり、母基板1を分割溝2に沿って分割する際に、応力が分割溝2を挟んだ両側に略均等に印加され、配線基板の外縁部にバリや欠けが発生する可能性をより低減することができる。なお、配線基板領域1aの周囲にダミー領域1fを形成している場合は、ダミー領域1fにおいても溝3を形成し、配線基板領域1aに形成された溝3とダミー領域1fに形成された溝3とが、分割溝2を挟んで対称に設けられていることが好ましい。また、分割溝2と溝3との距離w1が、電子部品搭載領域1bと溝3との距離(図7に示すw2)よりも大きい(w1>w2)ことが好ましい。このようにすることで、分割溝2に対する支点の位置ずれが発生したとしても、溝3は分割溝2から離間した電子部品搭載領域1b寄りの位置に設けられているので、溝3の底部を起点とした分割が抑制され、分割後の配線基板の外縁部にバリや欠けが発生する可能性を低減することができる。
電子部品搭載領域1bが配線基板領域1aの中央からずれた位置に設けられている場合も同様に、分割溝2を挟んで対向する一対の溝3・3のそれぞれと分割溝2との距離w1が同じであることが好ましい。図14(a)および図14(b)は、それぞれ本発明の多数個取り配線基板の実施の形態の例における要部を示す平面図である。配線基板領域1aの形状に応じた形状の蓋体を接合する場合には、図14(a)に示す例のように、電子部品搭載領域1bを配線基板領域1aの中央からずらした分だけ、蓋体を接合する領域1cおよび溝3の位置もずれるので、溝3の分割溝2からの距離が異なるもの(wL>wR)となり、母基板1を分割溝2に沿って分割する際に、応力が分割溝2を挟んだ両側に均等に印加されない。このような場合は、図14(b)に示す例のように、電子部品搭載領域1bの位置を1つの分割溝3を挟んで対称な位置に配置することによって、溝3と分割溝2との距離を同じ(wL=wR)にすることができ、応力が分割溝2を挟んだ両側に略均等に印加され、分割後の配線基板の外縁部にバリや欠けが発生する可能性をより低減することができる。
分割溝2および溝3は、母基板1となる生成形体にカッター刃や金型を押し当てることによって、あるいは母基板1となる生成形体または焼成後の母基板1にレーザ加工やダイシング加工を施すことによって形成することができる。
図8〜図11は、それぞれ図3および図4の例に示す多数個取り配線基板を製造する工程の一例を拡大して示す断面図である。図8〜図11において、1’は母基板1となる生成形体であり、2y’は分割溝2yとなる、生成形体1’に形成された切り込みであり、3y’は溝3yとなる、生成形体1’に形成された切り込みであり、4’は配線導体4となるメタライズペーストであり、6は切り込み2y’を形成するためのカッター刃であり、7は切り込み3y’を形成するためのカッター刃である。図8〜図11は、図3および図4に示す例のような本発明の多数個取り配線基板を製造する工程のうち、生成形体1’に分割溝2yとなる切り込み2y’および溝3yとなる切り込み3y’をカッター刃6,7で形成する工程を示すものである。
分割溝2および溝3は、例えば、以下のようにして形成する。まず、図8(a)に示すように、生成形体1’を準備した後、カッター刃6を母基板1となる生成形体1’に押し付けて分割溝2yとなる切り込み2y’を形成する。その後、図8(b)および図8(c)に示す例のように、カッター刃7を母基板1となる生成形体1’に押し付けて溝3yとなる切り込み3y’を形成する。そして、この生成形体1’を焼成することにより、分割溝2yおよび溝3yが形成された母基板1が得られる。なお、横方向の分割溝2xおよび溝3xは、縦方向の分割溝2yおよび溝3yと同様な方法により形成される。
また、図8に示す例においては、切り込み3y’を形成するのに、切り込み2y’を挟んで形成される切り込み3y’を2回に分けて形成しているが、図9に示す例のように、切り込み2y’を挟んで両側に同時に切り込み3y’を形成しても構わない。切り込み3y’を同時に形成することにより、切り込み3y’の形成工程を簡略化することができるとともに、生成形体1’の変形や切り込み2y’および切り込み3y’の変形等を小さくすることができ、分割溝2yおよび溝3yを精度良く形成することができる。この場合は、2つのカッター刃7が一体となったカッター刃を用いても構わない。このようにすると全体として厚みの厚いカッター刃となるので、厚みの薄い1枚のカッター刃7により2回に分けて切り込み3y’を形成する場合と比較して、切り込み3y’を形成する際の応力によりカッター刃7が変形して切り込み3y’の深さや傾き等が変化することを低減することができる。このようなカッター刃は、例えば、2枚のカッター刃7を貼り合わせることにより容易に製作することができる。
また、図8および図9に示す例においては、生成形体1’に切り込み2’を形成した後に切り込み3’を形成しているが、図10に示す例のように、生成形体1’に切り込み3’を形成した後に切り込み2’を形成しても構わない。また、図11に示す例のように、切り込み2’と切り込み3’とを同時に形成しても構わない。このように、切り込み2’を形成するためのカッター刃6と切り込み3’を形成するためのカッター刃7とが一体となったカッター刃を用いて、切り込み2’および切り込み3’を同時に形成しても構わない。切り込み2’と切り込み3’とを同時に形成することにより、切り込み2’および切り込み3’の形成工程を簡略化することができるとともに、分割溝2と溝3との距離w1を精度良く制御して形成することができる。
なお、図8および図9に示す例におけるように、生成形体1’に切り込み2y’を形成した後に切り込み3y’を形成する場合には、先に切り込み3y’を形成する場合と比較すると、より深い切り込みである切り込み2’を形成した際の応力により生成形体1’が変形して切り込み3’の幅や深さが小さくなることを抑制することができ、溝3yの幅や深さを精度良く制御しやすくなる。なお、切り込み3y’は切り込み2y’よりも浅く形成されることから、切り込み3y’を形成する際の生成形体1’の変形は切り込み2y’を形成する際のそれと比較して小さいので、生成形体1’の変形により切り込み2’の深さが浅くなるようなことは抑制される。また、電子部品搭載領域1bに凹部5’が存在するような場合には、溝3yとなる切り込み3y’を形成した際の応力は、凹部5’側と分割溝2yとなる切り込み2y’側とに分散されるので、溝3yとなる切り込み3y’の形成により生成形体1’が変形して凹部5’の形状が小さくなることを抑制することができる。
また、縦方向の分割溝2yとなる切り込み2y’および横方向の分割溝2xとなる切り込み2x’を形成した後、溝3(3xおよび3y)となる切り込み3’(3x’および3y’)を縦方向および横方向にそれぞれ形成しても構わない。
図12(a)および図13(a)は、本発明の配線基板の実施の形態の一例を示す斜視図であり、図12(b),図13(b)は、本発明の電子装置の実施の形態の一例を示す断面図である。図12および図13において、8は電子部品、9は蓋体、10は封止材、11は接合材、12は第2の電子部品である。図12(a)に示す例は、図1および図2に示す多数個取り配線基板を分割することにより得られる配線基板1eの例を示している。図13(a)に示す例は、図5および図6に示す多数個取り配線基板を分割することにより得られる配線基板1eの例を示している。
上記のような本発明の多数個取り配線基板を分割溝2に沿って分割することにより、複数の本発明の配線基板1eが作製される。そして、図12(b),図13(b)に示したように、電子部品搭載領域1bに電子部品8が搭載され、電子部品8を覆うように蓋体9を接合することによって、本発明の電子装置が作製される。
本発明の配線基板1eは、上記構成の多数個取り配線基板が分割溝2に沿って分割されたものである。これにより、配線基板1eの外縁部にはバリや欠けの発生が低減されているので、また、溝3の開口幅が側壁部の幅より狭いことから、分割後の配線基板1eの外縁と溝3との間に厚みがあり、搬送時の配線基板1e同士の衝突等によりこの部分が欠け難いものとなるので、配線基板1eの外縁を画像認識装置等により良好に認識でき、配線基板1eの外縁を基準とした配線基板1eへの電子部品8の搭載を、良好な位置精度で行なうことができる。
また、本発明の配線基板1eは、図1〜図6に示す例のような上記構成の多数個取り配線基板が分割溝2に沿って分割されたものであって、図13(a)に示す例のように、一方主面に、電子部品搭載領域1bと、この電子部品搭載領域1bと配線基板1eの外縁との間に、両端が対向する側面に至る溝3とを有することを特徴とするものである。これにより、上面視で配線基板1eの角部における溝3の面積が大きくなり、角部における封止材10の量を増やすことができるので、角部における配線基板1eと蓋体9との接合強度を向上させることができる。すなわち、例えば、配線基板1eと蓋体9とを熱硬化性の樹脂製の封止材10で接合する際に、封止材10を硬化させるための加熱により、配線基板1eの角部における封止材10に空隙が発生することで配線基板1eの角部における封止材10の厚みが薄くなり、配線基板1eと蓋体9との接合強度が低下してしまうことを抑制することができる。また、配線基板1eと蓋体9との熱膨張差に起因する熱応力が大きくなる角部においては、溝3が十字型になっており、封止材10の接合面積が増加するとともに溝3に入り込んだ封止材10が横方向の力に対する抵抗となりやすいので、蓋体9と配線基板1eとの接合信頼性が向上する。
本発明の電子装置は、図12(b)および図13(b)に示す例のように、上記構成の配線基板1eの電子部品搭載領域1bに電子部品8が搭載され、電子部品8を覆うように蓋体9が接合されていることから、溝3内に封止材10を充填させて配線基板1eと蓋体とを強固に接合することができるとともに、電子装置の配線基板1eの外縁部にはバリや欠けの発生が低減されているので、電子装置の外縁を画像認識装置等により良好に認識でき、電子装置の外縁を基準とした外部電気回路基板への電子装置の搭載を、良好な位置精度で行なうことができる電子装置となる。なお、図12(b)に示す例は、電子部品搭載領域1bに電子部品8が搭載され、電子部品8を覆うようにキャップ状の蓋体9が接合された電子装置である。図13(b)に示す例は、電子部品搭載領域1bに凹部5を有し、凹部5の底面に第2の電子部品12が搭載され、凹部5を覆うように凹部5の開口部に電子部品8が搭載され、さらに電子部品8を覆うようにキャップ状の蓋体9が接合された電子装置である。
電子部品8は、ICチップやLSIチップ等の半導体素子,水晶振動子や圧電振動子等の圧電素子および各種センサ等である。
電子部品8の搭載は、例えば、電子部品8がフリップチップ型の半導体素子である場合には、はんだバンプや金バンプ、または導電性樹脂(異方性導電樹脂等)等の接合材11を介して、半導体素子の電極と配線導体4とを電気的および機械的に接続することによって行なわれる。図12に示す例の場合であれば、接合材11により電子部品8を電子部品搭載領域1bに接合した後に、電子部品8と配線基板1eとの間にアンダーフィルを注入してもよい。あるいは、例えば、電子部品8がワイヤボンディング型の半導体素子である場合には、電子部品8を接合材11により電子部品搭載領域1bに固定した後、ボンディングワイヤを介して半導体素子の電極と配線導体4とを電気的に接続することにより行なわれる。また、例えば、電子部品8が水晶振動子等の圧電素子である場合には、導電性樹脂等の接合材11により圧電素子の固定と圧電素子の電極と配線導体との電気的な接続を行なう。また、必要に応じて、電子部品8の周囲に抵抗素子や容量素子等の第2の電子部品12を搭載してもよい。例えば、図13(b)に示す例のように、凹部5内に第2の電子部品12を搭載すると、電子部品8と第2の電子部品12とを同一平面上に搭載した場合に比べて、電子装置の小型化を図ることができる。
蓋体9は、金属やセラミックス,ガラス,樹脂等からなるキャップ状のものである。配線基板1eの絶縁基体の熱膨張係数に近い熱膨張係数を有するものが好ましく、例えば絶縁基体が酸化アルミニウム質焼結体から成り、金属から成る蓋体9を用いる場合であれば、Fe−Ni(鉄−ニッケル)合金やFe−Ni−Co(鉄−ニッケル−コバルト)合金等から成るものを用いればよい。電子部品8が固体撮像素子や発光素子である場合には、ガラスや樹脂等からなる透光性の板材から成るものだけでなく、ガラスや樹脂等からなる透光性のレンズ、あるいはレンズが取り付けられた蓋体を蓋体9としてもよい。
また、必要に応じて、エポキシ樹脂やシリコーン樹脂等の樹脂により電子部品8を被覆しても構わない。例えば、電子部品8が発光素子である場合には、蛍光体を含有した樹脂を用いて被覆して、発光素子から発光される光を被覆した樹脂中の蛍光体によって波長変換させるようにしてもよい。
封止材10は、熱硬化性や光硬化性等のアクリル系樹脂,エポキシ系樹脂,フェノール系樹脂,クレゾール系樹脂,シリコーン系樹脂,ポリエーテルアミド系樹脂等の樹脂材料、または低融点ガラスを用いることができる。また、封止材10は、必要に応じて、黒色,茶褐色,暗褐色,暗緑色,濃青色等の暗色系の顔料や染料を混入させていても構わない。これにより、例えば、電子部品8が固体撮像素子であり、遮光性の蓋体9の上部に透光性の板材やレンズが取り付けられたものを接合する場合には、不所望の光が封止材10を透過して侵入するのを遮断することができる。あるいは、電子部品8が発光素子であり、同様に上部が部分的に透光性である遮光性とされている蓋体9を接合する場合には、発光素子からの光が封止材10を透過して側方に漏れることがない。
なお、本発明は、本発明の要旨を逸脱しない範囲であれば種々の変更は可能である。例えば、以上の多数個取り配線基板においては、凹部5および溝3は母基板1の一方主面のみに形成されているが、他方主面にも分割溝2,溝3,凹部5が形成されていても構わない。この場合の他方主面に形成された溝3の深さも、他方主面に形成された分割溝2および凹部5の深さよりも浅く形成される。
また、多数個取り配線基板の各配線基板領域1aに電子部品8を搭載して蓋体9を接合した後に、分割溝2に沿って分割することで電子装置を作製してもよい。
1・・・・母基板
1a・・・配線基板領域
1b・・・電子部品搭載領域
1c・・・蓋体を接合する領域
1d・・・第2の電子部品搭載領域
1e・・・配線基板
2(2x,2y)・・・・分割溝
2a(2ya)・・・・第2の分割溝
3(3x,3y)・・・溝
4・・・配線導体
5・・・・凹部
6,7・・・カッター刃
8・・・・電子部品
9・・・・蓋体
10・・・・封止材
11・・・・接合材
12・・・・第2の電子部品

Claims (4)

  1. 中央部に電子部品搭載領域を有する複数の配線基板領域が縦横の並びに配置された母基板の一方主面に、前記配線基板領域の境界に分割溝が形成された多数個取り配線基板において、前記母基板の一方主面の前記電子部品搭載領域と前記分割溝との間に蓋体を接合する領域があり、この蓋体を接合する領域内に、この領域の幅以下で前記分割溝の深さよりも浅い溝を備えており、該溝は、隣接する前記配線基板領域で前記分割溝に沿って連続していることを特徴とする多数個取り配線基板。
  2. 請求項1に記載の多数個取り配線基板が前記分割溝に沿って分割されたものであることを特徴とする配線基板。
  3. 請求項に記載の多数個取り配線基板が前記分割溝に沿って分割されたものであって、一方主面に、前記電子部品搭載領域と、該電子部品搭載領域と外縁との間に位置して両端が対向する側面に至る前記溝とを有することを特徴とする配線基板。
  4. 請求項または請求項に記載の配線基板の前記電子部品搭載領域に電子部品が搭載され、該電子部品を覆うように前記蓋体が接合されていることを特徴とする電子装置。
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Families Citing this family (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2012108229A1 (ja) * 2011-02-07 2012-08-16 株式会社村田製作所 セラミック基板およびその製造方法
JP5763962B2 (ja) 2011-04-19 2015-08-12 日本特殊陶業株式会社 セラミック配線基板、多数個取りセラミック配線基板、およびその製造方法
JP5945099B2 (ja) * 2011-04-20 2016-07-05 日本特殊陶業株式会社 配線基板、多数個取り配線基板、およびその製造方法
JP6006474B2 (ja) 2011-04-25 2016-10-12 日本特殊陶業株式会社 配線基板、多数個取り配線基板、およびその製造方法
JPWO2013099854A1 (ja) * 2011-12-27 2015-05-07 日本特殊陶業株式会社 配線基板および多数個取り配線基板
KR20130081515A (ko) * 2012-01-09 2013-07-17 삼성전자주식회사 Led 패키지용 기판 및 led 패키지 제조방법
JP6129491B2 (ja) * 2012-08-06 2017-05-17 Ngkエレクトロデバイス株式会社 多数個取り配線基板
JP6029173B2 (ja) * 2013-02-04 2016-11-24 Ngkエレクトロデバイス株式会社 セラミックパッケージ及びその製造方法
US9704791B2 (en) * 2013-10-23 2017-07-11 Kyocera Corporation Wiring board and electronic device
US9820384B2 (en) * 2013-12-11 2017-11-14 Intel Corporation Flexible electronic assembly method
JP6403092B2 (ja) * 2014-10-20 2018-10-10 日立金属株式会社 セラミック基板およびそれを用いた電子部品の製造方法
WO2017183688A1 (ja) 2016-04-22 2017-10-26 京セラ株式会社 多数個取り配線基板、配線基板および多数個取り配線基板の製造方法
JP6844687B2 (ja) * 2017-12-08 2021-03-17 東洋紡株式会社 ポリエステルエラストマー樹脂組成物
US11490511B2 (en) 2018-06-28 2022-11-01 Kyocera Corporation Circuit board and electronic device that includes it
JP6550516B1 (ja) * 2018-09-18 2019-07-24 レノボ・シンガポール・プライベート・リミテッド パネル、pcbおよびpcbの製造方法
DE102018128570A1 (de) * 2018-11-14 2020-05-14 Osram Opto Semiconductors Gmbh Verfahren zur herstellung einer vielzahl strahlungsemittierender bauelemente, strahlungsemittierendes bauelement, verfahren zur herstellung eines verbindungsträgers und verbindungsträger
JP7200705B2 (ja) 2019-01-31 2023-01-10 セイコーエプソン株式会社 振動デバイス、振動デバイスの製造方法、振動モジュール、電子機器および移動体
JP7135947B2 (ja) * 2019-03-12 2022-09-13 三菱マテリアル株式会社 絶縁回路基板の製造方法及びセラミックス板

Family Cites Families (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3608186A (en) * 1969-10-30 1971-09-28 Jearld L Hutson Semiconductor device manufacture with junction passivation
JPH0750700B2 (ja) * 1989-06-27 1995-05-31 三菱電機株式会社 半導体チップの製造方法
US5124677A (en) * 1990-08-22 1992-06-23 Harris Corporation Waffleline-configured surface-mount package for high frequency signal coupling applications
JPH10270813A (ja) * 1997-03-27 1998-10-09 Murata Mfg Co Ltd ブレーク溝付きセラミック基板およびこのセラミック基板から製造される電子部品
US6603193B2 (en) * 2001-09-06 2003-08-05 Silicon Bandwidth Inc. Semiconductor package
TW551611U (en) * 2002-12-13 2003-09-01 Kingpak Tech Inc Improved structure of photo sensor package
JP2005033450A (ja) * 2003-07-11 2005-02-03 Murata Mfg Co Ltd 電子部品およびその製造方法
JP2005064230A (ja) * 2003-08-12 2005-03-10 Disco Abrasive Syst Ltd 板状物の分割方法
JP2006041456A (ja) 2004-06-25 2006-02-09 Kyocera Corp 光半導体素子収納用パッケージおよび光半導体装置
JP4511311B2 (ja) * 2004-10-28 2010-07-28 京セラ株式会社 多数個取り配線基板および電子装置
US7492044B2 (en) * 2005-10-06 2009-02-17 Lenovo (Singapore) Pte. Ltd. System and method for decreasing stress on solder holding BGA module to computer motherboard
JP5373262B2 (ja) * 2006-12-06 2013-12-18 株式会社デンソー 半導体基板のキャップ固着方法
US20080192446A1 (en) * 2007-02-09 2008-08-14 Johannes Hankofer Protection For Circuit Boards
JP2009105212A (ja) * 2007-10-23 2009-05-14 Toshiba Corp プリント配線板および電子機器
US7906371B2 (en) * 2008-05-28 2011-03-15 Stats Chippac, Ltd. Semiconductor device and method of forming holes in substrate to interconnect top shield and ground shield
JP5052470B2 (ja) 2008-09-25 2012-10-17 京セラ株式会社 多数個取り配線基板および配線基板ならびに電子装置

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