DE102020202663A1 - Modulares wlcsp-die-daisy-chain-design für mehrere die-grössen - Google Patents

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Duncan Barclay
Jesus Mennen Belonio Jr.
Edward Horsburgh
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Dialog Semiconductor UK Ltd
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Abstract

Ein Verfahren zur Herstellung eines modularen Die-Daisy-Chain-Designs für WLCSP(wafer level chip scale package)-Platinenebene-Zuverlässigkeitstests wird beschrieben. Es ist ein Wafer vorgesehen, der Paare von Lötkugeln hat, die durch darunter liegende Metallpads elektrisch miteinander verbunden sind. Der Wafer wird in Dies beliebiger Größen vereinzelt, wie zum Testen erforderlich. Danach wird einer der vereinzelten Dies auf eine Test-Leiterplatte (PCB - printed circuit board) montiert. Die Paare von Lötkugeln sind in einer Daisy-Chain auf der Test-PCB elektrisch verbunden.

Description

  • Technischer Bereich
  • Diese Offenbarung betrifft Daisy-Chain- bzw. Verkettungs-Designs und Zuverlässigkeitstests auf Platinenebene und insbesondere modulare Die-Daisy-Chain-Designs für mehrere Die-Größen.
  • Hintergrund
  • Daisy-Chain-Designs werden in Halbleiter-Packaging verwendet, um die Zuverlässigkeit von Verbindungen zu testen, die thermischen und mechanischen Belastungen ausgesetzt sind, um die tatsächlichen Umgebungsbedingungen zu simulieren, denen das Produkt während seiner Lebensdauer ausgesetzt sein wird. Das Daisy-Chain-Design besteht aus paarweisen Verbindungen, die eine Erfassung von Fehlern oder Ausfällen einzelner Verbindungen ermöglichen, bei denen eine elektrische Änderung des Widerstands in der Verbindung einen Fehler bedeutet.
  • Daisy-Chain-Packages werden auf einer Test-Leiterplatte (PCB - printed circuit board) zur Durchführung der Tests oberflächenmontiert (SMT - surface mounted). Die Test-PCB mit dem Daisy-Chain-Package wird dann thermischen und mechanischen Belastungstests unterzogen, während das Verbindungsmuster hinsichtlich einer elektrischen Änderung des Widerstands in den Verbindungen überwacht wird.
  • Bei den aktuellen WLCSP(wafer level chip scale package)-Daisy-Chain-Designs ist für jede Änderung einer Die-/Package-Größe ein neues Design und Werkzeug für eine Wafer-Fab-Maske erforderlich. Eine Entwicklung und Bewertung der Zuverlässigkeit auf Platinenebene (BLR - board level reliability) neuer WLCSP-Die-Größen kann langsam sein. Dies ist bedenklich, da es einen aktuellen Trend zu einer Erhöhung der Größe und Formfaktoren von WLCSPs gibt. Bei aktuellen WLCSP-Daisy-Chain-Designs ist ein komplett neuer WLCSP-Werkzeugsatz für die Package-Montage für jede neue Die-/Package-Größe erforderlich. Dies ist sowohl kostspielig als auch zeitaufwändig. Eine zusätzliche Einschränkung der gegenwärtigen Praxis besteht darin, dass die meisten gegenwärtigen WLCSP-Daisy-Chain-Designs kein Testen von Wafer-Fab-Strukturen unter dem Lötkugelbereich ermöglichen.
  • Die US-Patente 8,633,601 (Kumbhat et al.), 7,982,475 (Russell et al.), 6,564,986 (Hsieh) und 8,928,344 (Rathbun) und die US-Patentanmeldung 2008/0061812 (McElfresh et al.) offenbaren verschiedene Daisy-Chain-Testinstrumente.
  • ZUSAMMENFASSUNG
  • Es ist das Hauptziel der vorliegenden Offenbarung, ein modulares Die-Daisy-Chain-Design für alle Größen von WLCSP(wafer level chip scale package)-Platinenebene-Zuverlässigkeitstests vorzusehen.
  • Es ist ein weiteres Ziel der vorliegenden Offenbarung, ein modulares Die-Daisy-Chain-Design für WLCSP(wafer level chip scale package)-Platinenebene-Zuverlässigkeitstests vorzusehen, bei dem verschiedene Die-/Package-Größen aus denselben Masken-Designs ohne zusätzliches Werkzeug vereinzelt werden können.
  • Ein weiteres Ziel ist, ein modulares Die-Daisy-Chain-Design für WLCSP(wafer level chip scale package)-Platinenebene-Zuverlässigkeitstests vorzusehen, das ein Testen von Wafer-Fab-Strukturen unter dem Lötkugelbereich ermöglicht.
  • In Übereinstimmung mit den Zielen der vorliegenden Offenbarung wird ein modulares Die-Daisy-Chain-Design für WLCSP(wafer level chip scale package)-Platinenebene-Zuverlässigkeitstests erreicht. Es ist ein Wafer vorgesehen, der Paare von Lötkugeln hat, die durch darunter liegende Metallpads elektrisch miteinander verbunden sind. Der Wafer wird in Dies beliebiger Größen vereinzelt, wie zum Testen erforderlich. Danach wird einer der vereinzelten Dies auf eine Test-Leiterplatte (PCB - printed circuit board) montiert. Die Lötkugelpaare sind in einer Reihe bzw. „Daisy Chain“ auf der Test-PCB elektrisch verbunden.
  • Ebenfalls in Übereinstimmung mit den Zielen der vorliegenden Offenbarung wird ein Verfahren zum Entwerfen eines WLCSP(wafer level chip scale package)-Die-Daisy-Chain-Testinstruments erreicht. Das Verfahren weist auf ein Entwerfen eines Daisy-Chain-Testinstruments, das Metallpads auf einem Substrat-Wafer aufweist, ein Herstellen von Metallpads auf dem Substrat-Wafer gemäß dem Design, ein Abdecken der Metallpads mit einer Passivierungsschicht und ein Vorsehen erster Öffnungen zu den Metallpads durch die Passivierungsschicht, wobei die Metallpads konfiguriert sind, um eine Vielzahl von Paaren von darüber liegenden Lötkugeln miteinander zu verbinden. Nachdem ein WLCSP (wafer level chip scale package) entworfen und hergestellt ist, wird der Substrat-Wafer in Dies einer Größe und Form vereinzelt, die zum Testen des WLCSP erforderlich sind. Einer der vereinzelten Dies wird auf einer Test-Leiterplatte (PCB - printed circuit board) montiert und die Lötkugelpaare werden zur Vorbereitung des Tests in einer Reihe bzw. Daisy Chain auf der Test-PCB elektrisch verbunden. Der Substrat-Wafer wird in Dies beliebiger Größen und Formen in Abhängigkeit von dem WLCSP-Design vereinzelt, ohne das Die-Daisy-Chain-Testinstrument neu zu gestalten.
  • Ebenfalls in Übereinstimmung mit den Zielen der vorliegenden Offenbarung wird ein Verfahren zum Testen einer WLCSP(wafer level chip scale package)-Platinenebene-Zuverlässigkeit erreicht. Ein WLCSP(wafer level chip scale package)-Die-Daisy-Chain-Testinstrument wird vorgesehen, das einen Wafer mit Paaren von Lötkugeln aufweist, die durch darunter liegende Metallpads elektrisch miteinander verbunden sind. Der Wafer wird in Dies beliebiger Größen vereinzelt, wie zum Testen erforderlich. Danach wird einer der vereinzelten Dies auf eine Test-Leiterplatte (PCB) montiert. Die Lötkugelpaare sind in einer Daisy Chain auf der Test-PCB elektrisch verbunden. Die elektrische Verbindung wird an einer Vielzahl von Testpunkten auf der PCB geprüft und der Widerstand der Verkettung bzw. Daisy Chain wird an Anfangs- und Endpunkten der Verkettung geprüft.
  • Figurenliste
  • In den beigefügten Zeichnungen, die einen wesentlichen Teil dieser Beschreibung bilden, wird gezeigt:
    • 1 ist ein Ablaufdiagramm des Verfahrens der vorliegenden Offenbarung.
    • 2 bis 4 sind Querschnittsdarstellungen von Schritten in einem bevorzugten Ausführungsbeispiel des Verfahrens der vorliegenden Offenbarung.
    • 5 ist eine Querschnittsdarstellung eines Beispiels eines WLCSP-Die-Daisy-Chain-Musters in einem bevorzugten Ausführungsbeispiel der vorliegenden Offenbarung.
    • 6 ist eine Draufsicht auf ein Design einer einzelnen Einheit in einem bevorzugten Ausführungsbeispiel der vorliegenden Offenbarung.
    • 7 ist eine Draufsicht auf ein Array des Designs der einzelnen Einheit von 6 in einem bevorzugten Ausführungsbeispiel der vorliegenden Offenbarung.
    • 8 ist eine Draufsicht auf ein Daisy-Chain-Design in einem bevorzugten Ausführungsbeispiel der vorliegenden Offenbarung.
    • 9 ist eine Draufsicht auf ein Die/PCB-Daisy-Chain-Muster in einem bevorzugten Ausführungsbeispiel der vorliegenden Offenbarung.
    • 10 ist eine Draufsicht auf ein PCB-Muster-Beispiel in einem bevorzugten Ausführungsbeispiel der vorliegenden Offenbarung.
  • DETAILLIERTE BESCHREIBUNG
  • Die vorliegende Offenbarung beschreibt ein modulares Die-Daisy-Chain-Design für WLCSP(wafer level chip scale package)-Platinenebene-Zuverlässigkeitstests. Das modulare Die-Daisy-Chain(DC - daisy chain)-Design und die Leitungsrichtung der gesamten Verbindungen ermöglichen die Verwendung eines Die-DC-Designs für mehrere Die-/Package-Größen und entweder rechteckige oder quadratische Formen.
  • 1 zeigt das Verfahren des modularen WLCSP-Die-Daisy-Chain-Designs der vorliegenden Offenbarung. Zuerst ist in Schritt 100 das Wafer-Fab-Die-Daisy-Chain-Design. Als nächstes ist Schritt 102 die Herstellung der Wafer-Fab-Maske. Dann ist 104 die Wafer-Fab-Verarbeitung. 2 zeigt einen Wafer 10, bei dem die Wafer-Fab-Verarbeitung abgeschlossen ist. Aluminiumpads 12 wurden auf der Wafer-Oberfläche gebildet und mit der Passivierungsschicht 14 passiviert. Öffnungen 15 wurden durch die Passivierungsschicht zu den Aluminiumpads 12 geätzt. Das Daisy-Chain-Design in Wafer-Fab ist die AI-Pad-12-Verbindung zwischen jedem Paar von Lötkugeln.
  • Das Verfahren der vorliegenden Offenbarung spart Werkzeugkosten bei der Wafer-Fab, da nur ein Bump-Masken-Werkzeug pro Kugelabstand benötigt wird. Der Abstand zwischen den Lötkugeln ermöglicht eine Singulierung bzw. Vereinzelung verschiedener Die-Größen. Das heißt, einige der Ritzlinien können für die Vereinzelung verwendet werden und andere nicht, abhängig von der zu testenden Die-Größe. Ritzlinien können unterschiedlich groß sein und können an verschiedenen Stellen platziert werden, sind jedoch durch den Abstand zwischen dem Minimum-Kugelabstand begrenzt.
  • In Schritt 106 wird die WLCSP-Maske entworfen, die WLCSP-Maske wird in Schritt 108 hergestellt und das WLCSP wird in Schritt 110 verarbeitet. 3 zeigt eine fertige WLCSP-Anordnung. Diese umfasst eine erste Polymerschicht 16 auf der Passivierungsschicht 14, eine Umverteilungsschicht (RDL - redistribution layer) 18, die das Aluminiumpad 12 durch Öffnungen in der Passivierungsschicht und ersten Polymerschichten kontaktiert, eine zweite Polymerschicht 20, eine Metallisierungsschicht 22 unter den Bumps (UBM - under bump metallization) und Lötkugeln 24. Die Polymerl/Polymer2-Masken müssen für jede zu testende Die-/Package-Größe bearbeitet werden, um Polymermaterial in den Ritzkanälen zu verhindern. Im Bereich der Ritzlinie sollte sich nur minimales Material befinden, um die Vereinzelung zu erleichtern und das Risiko eines Abplatzens der Die-/Package-Kante zu reduzieren. Der Wafer wird nun in separate Dies vereinzelt. 4 zeigt ein Beispiel eines WLCSP-Querschnitts, der für eine bestimmte Die-Größe vereinzelt 55 ist. 4 zeigt einen Standard-Vierschicht-WLCSP-Typ; jedoch kann möglicherweise die Anzahl der Schichten für einen kostengünstigeren WLCSP-Package-Typ reduziert werden, indem die Schichtstruktur reduziert wird, während die modulare Designkonfiguration der vorliegenden Offenbarung angewendet wird.
  • Das Verfahren der vorliegenden Offenbarung spart Werkzeugkosten bei einem Aufbau von RDL-, UBM- und Kugelplatzierungsschablone-Design. Es spart auch Werkzeugzeit, um ein Daisy-Chain-Die-Design zu erhalten, da Wafer in der Montage gehalten und auf die erforderliche Die-/Package-Größe vorbereitet werden können. Das Hauptmerkmal des Verfahrens der vorliegenden Offenbarung besteht darin, dass die Dies auf die gewünschte Größe und Form (Rechteck, Quadrat oder andere Form) vereinzelt und dann auf die Leiterplatte montiert werden zur Prüfung der Zuverlässigkeit auf Platinenebene (BLR - Board Level Reliability).
  • Die Leiterplatte wird in Schritt 114 hergestellt und in Schritt 116 zusammengebaut, wobei das WLCSP unter Verwendung der Oberflächenmontagetechnologie (SMT- surface mount technology) auf der Leiterplatte montiert wird. Der Platinenebene-Zuverlässigkeit(BLR - Board Level Reliability)-Test wird in Schritt 118 entwickelt. Der BLR-Test besteht aus thermischen und mechanischen Tests. Die BLR-Test-PCB muss für jede zu testende Die-/Package-Größe bearbeitet werden.
  • Die oben beschriebenen Schritte 100, 102 und 104 müssen nur einmal ausgeführt werden. Der fertige Die/das fertige Package kann in eine Vielzahl von Mustern vereinzelt werden, um Vorrichtungen zum Testen einer Vielzahl von WLCSP-Package-Größen vorzusehen.
  • Die Struktur (Überlappungen) des Daisy-Chain-Designs kann verallgemeinert sein, aber die Verbindung zwischen ihnen kann nicht verallgemeinert sein. Das heißt, die Strukturen unter dem Kugelbereich können unterschiedlich sein, aber die Verbindung von Kugel zu Kugel ist fest. 5 zeigt die Verbindung 26 zwischen den Kugeln 24 und der PCB 30.
  • Tabelle 1 zeigt beispielhaft angeforderte, zu testende Die-/Package-Größen in der ersten Spalte und tatsächliche Die-/Package-Größen, die zum Testen vorgesehen sind, in der zweiten Spalte. Die tatsächliche Die-/Package-Größe wird so ausgewählt, dass sie der angeforderten, zu testenden Die-/Package-Größe so nahe wie möglich kommt. Die Größen sind nicht genau wie angefordert aufgrund des festen Lötkugelabstands in dem WLCSP. Tabelle 1
    Angeforderte, zu testende Die-Größe Tatsächliche Die-Größe
    ~9x9mm 9,1x9,1mm
    ~10x10mm 9,8x9,8mm
    ~12x12mm 11,9x11,9mm
    ~15x15mm 14,7x14,7mm
    ~9x4mm 9,1x4,2mm
    -10x5mm 10,5x4,9mm
    ~12x6mm 11,9x6,3mm
  • In dem Verfahren der vorliegenden Offenbarung wird ein Die-Daisy-Chain-Design vorgesehen, das in mehrere Die-/Package-Größen angeordnet und geschnitten werden kann. Dieses modulare Design bedeutet, dass kein zusätzliches Werkzeug erforderlich ist, um ein Testinstrument für ein WLCSP anderer Größe vorzusehen. Alle Lötkugeln müssen für jede WLCSP-Größe hinsichtlich Konnektivität überprüft werden; das heißt, sind sie in der Kette verbunden und haben sie eine Widerstandskontinuität.
  • Ein modulares Design einer einzelnen Einheit besteht aus: 1) dem Wafer-Fab-Metall 12 und der Wafer-Fab-Passivierung 14 und 2) typischen WLCSP-Design-Strukturen unter dem Bereich der Kugel 24 einschließlich der Umverteilungsschicht 18 und Metallurgie 22 unter den Bumps, wie das vierschichtige WLSCP, in 3 dargestellt.
  • 6 zeigt ein Design einer einzelnen Einheit 100, das das Aluminiumpad 12 zeigt, das jedes Paar von Lötkugeln 24 verbindet. Die RDL-Schicht 18 und die UBM-Schicht 22 sind in 6 gezeigt. Die nicht gezeigten Lötkugeln verbinden sich mit jedem kreisförmigen UBM-Kontakt 22.
  • 7 zeigt einen Teil eines Arrays des in 6 gezeigten Designs der einzelnen Einheit. 8 zeigt ein Array von Einheiten 100, 101, die so gebaut sind, dass sie den angeforderten Die-Größen entsprechen. Die ersten vier tatsächlichen Die-Größen in Tabelle 1 sind in 8 dargestellt.
  • 9 zeigt das Die/PCB-Daisy-Chain-Verbindungsmuster. Die Die-Daisy-Chain- und PCB-Ketten sind alternierend, um eine vollständige Konnektivität zu überprüfen. Eine Aluminiumpad-Routing 12 ist zwischen Lötkugeln in jeder Einheit-Zelle in horizontaler Richtung gezeigt. Ein PCB-Routing ist sowohl in horizontaler Richtung 121 als auch in vertikaler Richtung 123 gezeigt.
  • Das Verfahren der vorliegenden Offenbarung ermöglicht, das ein-Die-DC-Design für mehrere Die-Größen zu verwenden. Dies aufgrund dessen, dass die Vereinzelung an verschiedenen Punkten zwischen den Lötkugelpaaren erfolgen kann, abhängig von der gewünschten Die-/Package-Größe. Die horizontalen 121 und vertikalen 123 Verbindungen werden nur, wenn die vereinzelten Einheiten auf die PCB montiert sind. 9 zeigt auch die Sägelinien 125 für verschiedene Die-Größen.
  • 10 zeigt eine Draufsicht auf ein PCB-Muster-Beispiel für eine bestimmte Die-Größe. Das WLCSP wurde auf der Leiterplatte 30 montiert und vertikale Verbindungen 123 und horizontale Verbindungen 121 wurden zwischen den Lötkugelpaaren hergestellt. Testpunkte 130 werden verwendet, um elektrische Verbindungen zu überprüfen. Da die Daisy-Chain Verbindungen in Serie hat zwischen verschiedenen Pins, kann eine flexibel sein und einen beliebigen Prüfpunkt zuweisen, um die Kontinuität und den Widerstand der Verbindungsstruktur auf der PCB oder in einer vertikalen oder horizontalen Verbindung zu verfolgen. Der Widerstand der Kette wird am Anfang der Kette 132 und am Ende der Kette 134 gemessen.
  • Das Verfahren der vorliegenden Offenbarung ermöglicht eine frühzeitige Bewertung von Verfahrensmontageverhalten, Zuverlässigkeit auf Platinenebene und Richtlinien zur Berücksichtigung des Designs, die für die vorliegende Vorrichtung gelten können. Es ermöglicht zukünftige Entwicklungsideen in Bezug auf Komponentengröße, Materialsätze und Verfahrensparameter zwischen erste-Ebene-WLCSP- und SMT-Aufbau zwischen WLCSP und PCB. Für das Verfahren der vorliegenden Offenbarung sind keine Ausrüstungsinvestitionen erforderlich; existierende Ausrüstungs- und Verfahrensmethoden werden verwendet. Die universelle Flexibilität des modularen Designs der Die-Daisy-Chain ermöglicht die Handhabung verschiedener Die-Größen in dem WLCSP, entweder rechteckig oder quadratisch oder in einer anderen Form, indem die Zuverlässigkeit auf Platinenebene in einem einmaligen Layout- und Tapeout-Ansatz bewertet wird, anstatt verschiedene oder mehrere RDL-Layouts zu erfordern.
  • Obwohl das bevorzugte Ausführungsbeispiel der vorliegenden Offenbarung dargestellt wurde und diese Form im Detail beschrieben wurde, ist für Fachleute offensichtlich, dass verschiedene Modifikationen daran vorgenommen werden können, ohne von dem Sinn der Offenbarung oder von dem Umfang der beigefügten Ansprüche abzuweichen.
  • ZITATE ENTHALTEN IN DER BESCHREIBUNG
  • Diese Liste der vom Anmelder aufgeführten Dokumente wurde automatisiert erzeugt und ist ausschließlich zur besseren Information des Lesers aufgenommen. Die Liste ist nicht Bestandteil der deutschen Patent- bzw. Gebrauchsmusteranmeldung. Das DPMA übernimmt keinerlei Haftung für etwaige Fehler oder Auslassungen.
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    • US 2008/0061812 [0005]

Claims (14)

  1. Verfahren zur Herstellung eines WLCSP(wafer level chip scale package)-Die-Daisy-Chain-Testinstruments, das aufweist: Vorsehen eines Wafers mit Paaren von Lötkugeln, die durch darunter liegende Metallpads elektrisch miteinander verbunden sind; Vereinzeln des Wafers in Dies einer Vielzahl von Größen und Formen, wie zum Testen erforderlich; danach Montieren eines der vereinzelten Dies auf eine Test-Leiterplatte (PCB - printed circuit board); und elektrisches Verbinden der Lötkugelpaare in einer Daisy-Chain auf der Test-PCB.
  2. Das Verfahren gemäß Anspruch 1, das weiter aufweist: Bilden erster Öffnungen zu den Metallpads auf dem Wafer durch eine darüber liegende Passivierungsschicht; Bedecken der Passivierungsschicht mit einer ersten Polymerschicht; Bilden einer Umverteilungsmetallschicht, die die Metallpads durch zweite Öffnungen in der ersten Polymerschicht kontaktiert und unter den ersten Öffnungen liegt; Bedecken der Umverteilungsmetallschicht mit einer zweiten Polymerschicht und Bilden dritter Öffnungen in der zweiten Polymerschicht zu der Umverteilungsmetallschicht; Bilden einer Unter-Kugel-Metallisierung, die die Umverteilungsmetallschicht in den dritten Öffnungen kontaktiert; und Platzieren von Lötkugeln auf der Unter-Kugel-Metallisierung.
  3. Das Verfahren gemäß Anspruch 1 oder 2, wobei die Metallpads Aluminium aufweisen.
  4. Das Verfahren gemäß einem der Ansprüche 1 bis 3, wobei die Vielzahl von Formen rechteckig und quadratisch aufweisen.
  5. Verfahren zum Entwerfen eines WLCSP(wafer level chip scale package)-Die-Daisy-Chain-Testinstruments, das aufweist: Entwerfen eines Daisy-Chain-Testinstruments mit Metallpads auf einem Substrat-Wafer; Herstellen von Metallpads auf dem Substrat-Wafer; Bedecken der Metallpads mit einer Passivierungsschicht; und Vorsehen erster Öffnungen zu den Metallpads durch die Passivierungsschicht, wobei die Metallpads konfiguriert sind, dass sie eine Vielzahl von Paaren von darüber liegenden Lötkugeln elektrisch miteinander verbinden.
  6. Das Verfahren gemäß Anspruch 5, das weiter aufweist: Entwerfen eines WLCSP (wafer level chip scale package); und danach Herstellen des WLCSP, das aufweist ein Bilden zumindest einer Umverteilungsmetallschicht, die jedes der Metallpads durch die ersten Öffnungen und durch zweite Öffnungen in einer ersten Polymerschicht über der Passivierungsschicht kontaktiert, und Lötkugeln, die jede der Umverteilungsmetallschichten kontaktieren.
  7. Das Verfahren gemäß Anspruch 6, das weiter ein Unter-Bump-Metallisieren unter jeder der Lötkugeln durch dritte Öffnungen in einer zweiten Polymerschicht über der ersten Polymerschicht aufweist.
  8. Das Verfahren gemäß Anspruch 6 oder 7, das weiter aufweist: Vereinzeln des Substrat-Wafers in Dies einer Größe und Form, die zum Testen des WLCSP erforderlich sind; danach Montieren eines der vereinzelten Dies auf einer Test-Leiterplatte (PCB - printed circuit board); und elektrisches Verbinden der Paare von Lötkugeln in einer Daisy-Chain auf der Test-PCB.
  9. Das Verfahren gemäß Anspruch 8, wobei der Substrat-Wafer in Dies beliebiger Größen und Formen abhängig von dem WLCSP-Design vereinzelt wird, ohne eine Neugestaltung des Die-Daisy-Chain-Testinstruments.
  10. Das Verfahren gemäß einem der Ansprüche 5 bis 9, wobei die Metallpads Aluminium aufweisen.
  11. Das Verfahren gemäß Anspruch 9 oder Anspruch 10, wenn abhängig von Anspruch 9, wobei die Vielzahl von Formen rechteckig und quadratisch aufweisen.
  12. Ein Verfahren zum Testen einer Zuverlässigkeit auf Platinenebene (BLR - board level reliability), das aufweist: Vorsehen eines WLCSP(wafer level chip scale package)-Die-Daisy-Chain-Testinstruments, das aufweist: einen Wafer mit Paaren von Lötkugeln, die durch darunter liegende Metallpads elektrisch miteinander verbunden sind, wobei der Wafer in Dies beliebiger Größen und Formen vereinzelt ist, wie für das BLR-Testen erforderlich ist; und eine der vereinzelten Dies auf einer Test-Leiterplatte (PCB - printed circuit board) montiert, wobei die Paare von Lötkugeln in einer Daisy-Chain auf der Test-PCB elektrisch verbunden sind; Testen einer elektrischen Verbindung an einer Vielzahl von Testpunkten an dem einen der vereinzelten Dies; und Testen eines Widerstands der Daisy-Chain an Anfangs- und Endpunkten der Daisy-Chain.
  13. Das Verfahren gemäß Anspruch 12, das weiter aufweist: eine Umverteilungsmetallschicht, die die Metallpads durch erste Öffnungen in einer ersten Polymerschicht kontaktiert; und Unter-Kugel-Metallisierung, die die Umverteilungsmetallschicht durch zweite Öffnungen in einer zweiten Polymerschicht über der ersten Polymerschicht kontaktiert, wobei die Lötkugeln die Unter-Kugel-Metallisierung kontaktieren.
  14. Das Verfahren gemäß Anspruch 12 oder 13, wobei die Metallpads Aluminium aufweisen.
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